电子技术基础第五版数字部分康华光第7章课件(常用时序逻辑功能器件).pptVIP

状态方程 比较，得驱动方程： 电路图 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 十进制异步减法计数器 选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 状态图 输出方程： 时序图 时钟方程 FF0每输入一个CP翻转一次，只能选CP。 选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。 FF1在t2、t4、t6、t8时刻翻转，可选Q0。 FF2在t4、t8时刻翻转，可选Q1。 FF3在t8、t10时刻翻转，可选Q0。 状态方程 比较，得驱动方程： 电路图 将无效状态1010～1111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。 7.1.3 集成计数器 1.集成计数器 2.集成计数器构成N进制计数器 CP脉冲引入方式：同步、异步 计数模式： 清零方式：异步、同步 预置数方式：异步、同步 1.4位集成二进制同步加法计数器74LS161/163 ①RD=0时异步清零。 ②RD=1、LD=0时同步置数。CP↑，Q3Q2Q1Q0=D3D2D1D0 ③RD=LD=1且ET=EP=1时，按照4位自然二进制码进行同步二进制加计数。 ④RD=LD=1且ET·EP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，只是74LS163采用同步清零方式。 ＞ 2.4位集成二进制同步可逆计数器74LS193 RD是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的RD端连接在一起，LD端连接在一起，就可以了。 ＞ ＞ ①异步置0： R0（1）=R0（2）=1； R9（1） . R9（2） =0时 QDQCQBQA=0000 ②异步置9： R0（1） . R0（2）=0； R9（1）=R9（2） =1时 QDQCQBQA=1001 ③计数： R0（1）.R0（2）=0；R9（1）.R9（2） =0时 CPA=CP，输出QA ；二进制计数器 CPB=CP，输出QD QC QB；异步五进制计数器 CPA=CP， CPB= QA，输出QD QCQB QA ；异步十进制计数器 3.集成十进制异步计数器74LS290 1、用同步清零端或置数端归零构成N进制计数器 2、用异步清零端或置数端归零构成N进制计数器 （1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 （1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。 利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 在集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS290则具有异步清零和异步置9功能。 用74LS163（同步清零同步置数）来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。 （3）画连线图。 SN-1＝S12-1＝S11＝1011 （2）求归零逻辑。 例 D0～D3可随意处理 D0～D3必须都接0 ＞ ＞ 用74LS161 （异步清零同步置数）来构成一个十二进制计数器。 SN＝S12＝1100 例 D0～D3可随意处理 D0～D3必须都接0 SN-1＝S11＝1011 ＞ ＞ ＞ 3、提高归零可靠性的方法 同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。 并行进位方式 4、计数器容量的扩展 串行进位方式 异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。 100进制计数器 24进制计数器 64进制计数器 小结