ARM考试试卷.doc

1. ARM命名规则 ARM {x}{y}{z}{T}{D}{M}{I}{E}{J}{F}{-S} x——系列 y——存储管理/保护单元 z——cache T——Thumb 16位译码器 D——JTAG调试器 M——快速乘法器 I——嵌入式跟踪宏单元 E——增强指令（基于 TDMI） J——Jazelle F——向量浮点单元 S——可综合版本 2. JTAG 是由IEEE1149.1 标准测试访问端口（Standard Test Access Port ）和边界扫描结构来描述的。它是 ARM用来发送和接收处理器内核与测试仪器之间调试信息的一系列协议。 3. 嵌入式ICE 宏单元（EmbeddedICE macrocell）是建立在处理器内部用来设置断点和观察点的调试硬件。 4. ARM7 内核是冯?诺伊曼体系结构，数据和指令使用同一条总线。内核有一条3 级流水线，执行ARMv4指令集。 5. ARM9 系列于 1997 年问世。由于采用了 5 级指令流水线，ARM9 处理器能够运行在比ARM7 更高的时钟频率上，提高了处理器的整体性能。存储器系统根据哈佛体系结构重新设计，区分了数据D 和指令I 总线。 6. 到目前为止，Cortex 系列正式发布的版本为 Cortex-A8、Cortex-R4和Cortex_M3，他们全部实现了Thumb-2 指令集（或子集），可满足不同的性能、价格市场需求。 7.CM3处理器的主要性能指标 （1）Cortex-M3 处理器是一个低功耗的处理器，具有门数少, 中断延迟小, 调试容易等特点。它是为功耗和价格敏感的应用领域而专门设计的、具有较高性能的处理器，应用范围可从低端微控制器到复杂 SoC。 （2）Cortex-M3 处理器使用了 ARM v7-M 体系结构，是一个可综合的、高度可配置的处理器。它包含了一个高效的哈佛结构三级流水线，可提供 1.25DMIPS/MHz 的性能。在一个具有 32个物理中断的标准处理器实现上（0.13um Metro @50MHz），达到了突出的 0.06mW/MHz 能效比。 （3）为降低器件成本，Cortex-M3 处理器采用了与系统部件紧耦合的实现方法，来缩小芯片面积，其内核面积比现有的三级流水线内核缩小了 30%。Cortex-M3 处理器实现了 Thumb-2指令集架构，具有很高的代码密度，可降低存储器需求，并能达到非常接近 32 位 ARM 指令集的性能。 （4）Cortex-M3 处理器在高性能内核基础上，集成了多种系统外设，可以满足不同应用对成本和性能的要求。处理器是全部可综合、高度可定制的（包括物理中断、系统调试等），Cortex-M3 还有一个可选的细粒度的（fine-granularity）存储器保护单元（MPU）和一个嵌入式跟踪宏单元（ETM）。 8. CM3处理器有SW-DP 和 JTAG-DP 两种调试端口。 9. Cortex-M3内核具有如下特点： ARMv7-M Thumb-2 指令集架构(ISA)的子集，包括了所有 16 位和 32 位的 Thumb-2。 基本指令，不包含 SIMD、DSP 和 ARM 系统访问。 采用哈佛处理器结构，在取指的同时可以读取/存储数据。 三级流水线。 单周期32位乘法。 硬件除法。 Thumb和Debug状态。 Handler和Thread模式。 处理器状态自动保存与恢复，保证低延迟的ISR进入和退出。 可打断-继续LDM/STM, PUSH/POP。 支持ARMv6的BE8/LE（大小端）。 ARMv6不对齐访问。 10. 在STM32F10x中，有 3 个不同的启动模式，这些模式可以通过引脚 BOOT[1:0] 来选择， 启动模式选择引脚 Boot模式 说明 BOOT1 BOOT0 X 0 用户闪存存储器 用户闪存存储器被选作启动空间 0 1 系统存储器 系统存储器被选作启动空间 1 1 嵌入式SRAM 嵌入式SRAM 被选作启动空间 11. STM32F10x 设备有以下3 种低功耗模式： 睡眠模式（Cortex-M3 内核停止，外设继续工作） 停止模式（所有的时钟停止） 待机模式（1.8V 区域掉电） 12. 每个I/O 端口的特有的硬件特点在数据手册中已经列出来了，通用 I/O 的每个端口位可以由软件单独的配置成以下几种模式： 输入浮空 输入上拉 输入下拉 模拟输入 开漏输出 推挽式输出 推挽式复用功能 开漏复用功能 13. 当I/O 端口被编程为输入模式的配