Verilog逻辑设计实例系列一.pptVIP

设计实例系列（一） Verilog 逻辑设计介绍 3.有5输入与非门（AOI）功能的相互连接起来的基本门原语的声明 4.下图所示的二进制全加器电路。 附加了_0_delay的模块表明没有考虑传播延时。 4.2全加器Verilog模型 module Add_full_0_delay(sum,c_out,a,b,c_in); input a, b, c_in; output sum, c_out; wire w1,w2,w3; Add_half_0_delay M1 (w1,w2,a,b); Add_half_0_delay M2 (sum,w3,c_in,w1); or (c_out,w2,w3); endmodule 模块可以嵌套在其他模块内，但不能以循环方式嵌套。当一个模块被其他模块引用时，结构化层次就形成了嵌套和被嵌套的设计结果，这种层次形成了一种划分，并且表示了引用嵌套和被嵌套之间的关系。引用模块称为父模块，被引用的模块称为子模块，即包含子模块的模块是父模块。 如：零延时全加器Add_full_0_delay中的两个零延时半加器Add_half_0_delay是Add_full_0_delay的子模块。尽管模块内可能包含其他的模块和基本门，但基本门中不能再嵌套其他任何东西。 例1. 一个16位行波进位（ripple-carry)加法器 可由4个4位行波进位加法器级联而成，每个单元所产生的进位从最低位开始逐次传递至下一级的进位输入端。每个4位加法器都可视为是全加器的级联。下图说明了一个零延时16位行波进位加法器Add_rca_16_0_delay的层次划分和端口信号连接关系，该理想化模型忽略了门的传播延时。 Add_rca_16_0_delay的完整描述如下所示： module Add_rca_16_0_delay (sum, c_out, a, b, c_in); output [15:0] sum; output c_out; input [15:0] a,b; input c_in ; wire c_in4, c_in8, c_in12，c_out; Add_rca_4 M1 (sum[3:0], c_in4, a[3:0], b[3:0], c_in); Add_rca_4 M2 (sum[7:4], c_in8, a[7:4], b[7:4], c_in4); Add_rca_4 M3 (sum[11:8], c_in12, a[11:8], b[11:8], c_in8); Add_rca_4 M4 (sum[15:12], c_out, a[15:12], b[15:12],c_in12); endmodule Add_rca_4_的完整描述如下所示： module Add_rca_4 (sum, c_out, a, b, c_in); output [3:0] sum; output c_out; input [3:0] a,b; input c_in ; wire c_in2, c_in3, c_in4; Add_full M1 (sum[0], c_in2, a[0], b[0], c_in1); Add_full M2 (sum[1], c_in3, a[1], b[1], c_in2); Add_full M3 (sum[2], c_in4, a[2], b[2], c_in3); Add_full M4 (sum[3], c_out,