- 1、本文档共27页,可阅读全部内容。
- 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
- 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
查看更多
基于VHDL的交通灯数电课程设计报告
湖南大学电气与信息工程学院
本科生课程设计
题 目:交通信号灯控制器设计
课 程:数字电子技术课程设计
专 业:电气工程及其自动化
班 级:电自1104
学 号:
姓 名:
指导 老师:苏娟、何洪英、周冰航、曾文海
设计 时间:2014.4-5月
目录
1 课题概述 2
1.1 设计任务及要求 2
1.2 设计方案 3
2 系统模块划分和源程序 4
2.1 分频模块 4
2.2 交通灯控制模块 5
2.3 BCD码转换模块 7
2.4 接口模块 10
2.5 LCD显示模块 14
2.6 其他模块 15
3 逻辑原理图及仿真 16
3.1 逻辑原理图 16
3.2 波形仿真 16
4 实验板下载及运行结果 20
4.1 约束文件 20
4.2 可下载的原理图 20
4.3 运行效果图及说明 21
5 心得体会 22
6 答辩老师提问 23
7 参考文献 24
1.课题概述
1.1设计任务及要求
运用《电子技术基础·数字部分》所学内容,使用Altium designer进行设计,使用vhdl编写模块,制作原理图进行仿真,并通过老师提供的接口模块下载到Nanoboard 开发板上运行;
由主干道A和支干道的汇合点形成十字交叉路口, 在交叉路口的每个入口处设置有红、绿、黄三色信号灯。红灯亮禁止通行;绿灯亮允许通行,黄灯亮则使行驶到路口的车辆有时间行驶到禁止线之外;
用红、绿、黄三色发光二极管作信号灯, 主干道A为东西向,设红、绿、黄三色灯为AR 、 AG 、 AY; 支干道B为南北向,设红、绿、黄三色灯为BR 、 BG 、 BY;
主干道车辆较多, 所以亮绿灯的时间设为50秒,支干道亮绿灯的时间设为30秒。当主干道允许通行亮绿灯时则支干道亮红灯;相反,支干道允许通行亮绿灯时则主干道亮红灯。每次由绿灯转变为红灯时,其间要亮5秒的黄灯作为过渡,以便行驶的车辆有时间行驶到禁止线外;
交通灯正常运行时,用LCD显示屏显示主干道和支干道的倒计时时间,交通灯状态。即在LCD上按格式显示交通灯的2个2位BCD码,红绿黄灯。输入:EW[7..0]、SN[7..0]为东西、南北向的2个2位BCD码,EWRYG[2..0]、SNRYG[2..0]东西南北的红绿灯信号,顺序为红黄绿;
具有一定的扩展功能,它能实现特殊状态的功能显示,用开关S作为特殊信号传感器,S为1时进入特殊状态并实现下列特殊状态功能:
(1)显示器数字部分闪烁,即在全0和当前计时时间中交替显示;
(2)计数器停止计数并保持原来的时间数据;
(3)东西, 南北方向的三色灯全显红色状态;
(4)特殊状态解除后能继续返回正常工作状态。
LCD显示屏显示格式如下:
1.2设计方案
状态图如下:
真值表如下,时间在0-90s循环:
时间(s) EW SN R Y G R Y G 0-50 0 0 1 1 0 0 51-55 0 1 0 1 0 0 56-85 1 0 0 0 0 1 86-90 1 0 0 0 1 0 总体方案:
所要设计的红绿灯EW、SN方向各有红、黄、绿三种灯,两路口时间不相同,红灯直接切换为绿灯,绿灯则需要先亮5秒黄灯再变为红灯。根据设计要求,除了需要正确的点亮灯以外,还需要将计时的数转换为8421码送入LCD显示屏显示为数字,另外由于需要红绿灯有保持显示和闪烁功能。综上,本人决定把控制器分为以下几个模块:分频器、交通灯控制模块、BCD转换模块。其中闪烁功能本人决定通过控制器的一个特定输出控制一个一分频(即为分频)的分频器的使能端来控制闪烁。
2.模块划分和源程序
2.1分频模块
本次设计输入的脉冲为10MHz,而红绿灯控制器的计数要求一秒变换一次,即需要得到1Hz的脉冲。因此经计算需要分频5000000次。模块如下,其中10MHz脉冲从clkin输入,分频后输出为clkout。
源代码如下:
library ieee;
use ieee.std_logic_1164.all;
entity divider1 is
port( clkin:in std_logic; --时钟信号输入
clkout:out std_logic); --时钟信号输出
end divider1;
architecture arcdivider1 of divider1 is
signal data:integer range 0 to 5000000;
signal Q:std_logic:=0;
begin
process(clkin)
begin
if rising_edge(clkin) then
if(data=5000000) then --
文档评论(0)