宽域频率计设计.docx

成绩：课 程 设 计课程名称EDA课程设计课题名称宽域频率计设计专 业电子科学与技术班 级1402学 号201401040216姓 名谢斌指导老师邱泓2017年3月17日电气信息学院课程设计任务书课题名称宽域频率计设计姓 名谢斌专业电子科学与技术班级1402学号16指导老师邱泓课程设计时间2017 年3 月 6 日- 2017 年 3 月17 日审核意见审核人一、任务及要求以ALTERA DE1开发系统为平台，设计一个宽域频率计，具体要求如下：1、熟悉所选ALTERA公司FPGA开发工具软件的使用方式。2、掌握开发软件的基本设计流程和设计步骤，能够使用工具软件进行设计、编程、仿真、调试。（显示处理一下，把不用的信号滤除掉，必须程序认证通过才可以答辩。）3、采用VHDL或VERILOG语言编写相应程序，能测量1H-10Khz方波信号的频率值，显示测量结果。二、进度安排第一周：周一：集中布置课程设计相关事宜，讲解课题要求。周二～周三：查找资料，设计系统方案。周四～周日：功能仿真、软件设计，系统仿真调试，周五中期检查。第二周：周一～周二：功能实现、系统联调。周三～周五：设计报告撰写。周三进行答辩和设计结果检查，周五交设计报告。三、参考资料1、夏宇闻.Verilog数字系统设计教程（第3版）.北京航空航天大学出版社.2015.62、罗杰.Verilog HDL与FPGA数字系统设计. 机械工业出版社.2015.43、潘松、黄继业编著. EDA技术实用教程（第三版）.科学出版社.2010 目录一、课题要求2二、系统方案设计2三、软件设计3四、系统调试与测试61.仿真62.下载调试7五、总结7一、课题要求以ALTERA DE1开发系统为平台，设计一个宽域频率计，具体要求如下：1、熟悉所选ALTERA公司FPGA开发工具软件的使用方式。2、掌握开发软件的基本设计流程和设计步骤，能够使用工具软件进行设计、编程、仿真、调试。（显示处理一下，把不用的信号滤除掉，必须程序认证通过才可以答辩。）3、采用VHDL或VERILOG语言编写相应程序，能测量1H-10Khz方波信号的频率值，显示测量结果。二、系统方案设计频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。本次设计分为五个模块，控制模块，计数模块，锁存模块，除法模块，显示模块。被测信号接入控制模块，当控制模块检测到被测信号的高电平时,控制模块发送一个计数信号gata给计数器,此时,计数器按照标准信号的时钟开始计数。当控制模块检测到被测信号第二个高电平时，停止gata信号的输送，同是控制模块发送一个锁存信号lock给锁存模块，随后立即发送一个复位信号rst给计数器，进行下一个周期的检测。锁存器接收到lock信号后，立即对计数器的值进行锁存，随后立即把值送入除法器，除法器将标准信号的数值与输入进来的值进行运算，计算出来的值即被测信号的频率值。最后除法器将运算出来的值送入显示模块，显示模块计算出相应的位选和段选，控制数码管显示。基本思路流程图如下：三、软件设计此次设计利用Quartus II 13.0开发软件进行代码编写，调试，以及仿真。利用Quartus II 13.0写出VHDL语言的调试代码，然后在实验室核心芯片为EP1C3T144C8的实验箱上显示结果。在Quartus II 13.0内分别写出控制模块，计数模块，锁存模块，显示模块的代码，调用软件内自带的除法宏模块，生成各模块的原理图，然后建立一个顶层文件bdf，将原本独立各模块系统连接起来，以实现基本功能。以下每个模块进行单独说明：控制模块 控制模块是此次设计最为核心的一部分，它控制着计数器模块的开始，停止以及复位，还有锁存模块的锁存。当被测信号进入控制模块时，控制模块根据检测被测信号的高电平，来控制其他模块的运作。当检测到被测信号的第一个高电平脉冲被检测到时，控制模块发送一个开始计数的信号给计数模块，等待被测信号的第二个高电平脉冲。当检测到被测信号的第二个高电平脉冲时，停止发送计数信号，立即发送锁存信号给锁存模块，随后发送复位信号给计数模块，开始下一个周期的检测。以下是控制模块的原理图：计数模块计数模块是测量频率很关键的一部分。当接收到控制模块的计数信号时，计数模块开始以标准信号的时钟开始计数。当控制模块停止发送计数信号时，计数模块把值送给锁存器进行处理，此时计数器的值即为标准信号与被测信号的倍数。随即接收控制模块发送的复位信号，计数模块清零，开始准备下一个周期的计数。以下为计数模块的原理图：锁存模块锁存模块的主要功能是当计数模块停止计数时，会接收到控制模块发送的锁存信号，随后立即锁存计数模块送过来的值，同时把值送给除法模块。以下是锁存除法模块的原理图：除法器模块