第2章_VHDL设计初步的.pptVIP

第2章 ;是什么是VHDL？;VHDL的功能和标准;【例2-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ;;2.1.1 2选1多路选择器的VHDL描述;2.1.1 2选1多路选择器的VHDL描述;2.1.1 2选1多路选择器的VHDL描述;2.1.2 VHDL相关语句说明;2.1.2 VHDL相关语句说明;2.1.2 VHDL相关语句说明;2.1.2 VHDL相关语句说明;2.1.3 VHDL设计的基本概念和语句小节;2.2 寄存器描述及其VHDL语言现象;比较用5种不同语句的D触发器VHDL程序;How Many Registers?;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;How Many Registers?;用VHDL设计4位计数器;修改后的程序;4位锁存器;七段共阴数码管及其电路;用VHDL设计7段16进制译码器;;数据对象信号Signal 和变量 Variable;Signals vs. Variables;例1;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval : integer range 0 to 3; begin muxval := 0; if (a = 1) then muxval := muxval + 1; end if; if (b = 1) then muxval := muxval + 2; end if;;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder I BEGIN so = (a OR b)AND(a NAND b); co = NOT( a NAND b); END ARCHITECTURE fh1; ;1位二进制全加器;Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd.;2.2.2 D触发器VHDL描述的语言现象说明;2.2.2 D触发器VHDL描述的语言现象说明;2.2.2 D触发器VHDL描述的语言现象说明;5. 不完整条件语句与时序电路;5. 不完整条件语句与时序电路;5. 不完整条件语句与时序电路;2.2.3 实现时序电路的VHDL不同表达方式;2.2.3 实现时序电路的VHDL不同表达方式;2.2.3 实现时序电路的VHDL不同表达方式;2.2.3 实现时序电路的VHDL不同表达方式;2.2.4 异步时序电路设计 【例2-19】;2.2.5 VHDL设计基本概念和语言现象小节;2.3 1位二进制全加器的VHDL设计;2.3.1 半加器描述和CASE语句;（2） 标准逻辑矢量数据类型STD_LOGIC_VECTOR;2.3.1 半加器描述和CASE语句;【例2-22】 LIBRARY IEEE; --半加器描述(2) USE I