第四章 MOS逻辑集成电路-4.pptVIP

本章主题 MOSFET结构及工作原理（补充） CMOS基本逻辑单元 静态逻辑和动态CMOS电路 BiCMOS逻辑集成电路 MOS存储器 CMOS静态逻辑电路 静态逻辑门的特点（互补类型） 与非门特性 组合逻辑电路的设计 类NMOS电路 静态逻辑门的特点 一定实现带“非”的功能Y=F(x1,x2,…,xn) 规律 NMOS：串与并或-下拉网络 PMOS：串或并与-上拉网络 每个输入同时接一个NMOS和PMOS， N输入逻辑门需要2N个管子 保持了无比电路的优点 噪声容限比反相器小 课堂练习 F=not（AB+C（D+E）） 静态逻辑门电路 串联方式工作，相当于沟道长度增加 并联方式工作，相当于沟道宽度增加 存在衬底偏置效应 回顾 模型2估算中结论 上升时间 下降时间 与非门特性 电路和版图（82页图4-20、138页图5-40） 电压传输特性 等效于反相器的分析 假设NMOS管参数相同；PMOS管参数相同 由于nMOS管串联，所以Ineff=IDn1=IDn2= kneff=kn/2= kn/N 由于pMOS管并联，所以Ipeff=IDp1+IDp2= kpeff=2kp= Nkp βoeff=N2βo 噪声容限（图4-21b） 低电平噪声容限：仅有一端输入，其余接高电平（最坏情况） 高电平噪声容限：作为输入端 （同步变化） n输入与非门的直流电压传输特性 四输入与非门的设计 工作电压5V，VTN=-VTP=1V，采用特征尺寸为0.6微米的工艺。 求设计中PMOS、NMOS的沟道宽度？ 与非门的开关特性 采用等效反相器分析电路 将（4-19、20）式中的k因子用有效k因子代替 讨论 在输入端增加时，pMOS有效增益因子会大于nMOS有效增益因子 欲使上升时间和下降时间相等，在假设电子迁移率为空穴迁移率的两倍时，必须增大MOS管的宽长。 例题：设计一个二输入CMOS与非门，要求在驱动1PF外部负载电容情况下，工作频率不大于1000MHZ，采用0.6微米CMOS工艺。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。 或非门（NOR）分析 有效k因子 最坏情况分析 设计一个二输入CMOS或非门，要求在驱动1PF外部负载电容情况下，工作频率不大于1000MHZ，采用0.6微米CMOS工艺。VTn=0.8V、VTp=-0.9V、kn’=120X10-6A/V2、kp’=60X10-6A/V2、VDD=5V。 组合逻辑电路的设计 “与或非”门 设计F=A(B+C)+D逻辑电路，要求驱动1PF电容，上升、下降沿时间为10ns，工作电压：5伏，采用1.5微米工艺，氧化层厚度：30纳米，VTn=0.8伏、VTp=-0.9伏，电子迁移率为400cm2/VS、空穴迁移率为180cm2/VS。 复杂数字电路设计实例 课堂讨论： Y=not（A（B+C）+DE） 实现不带“非”的功能 考虑加一级非门，至少用两级门 Y=ABC=ABC=A+B+C 加在输入级：将外界输入信号转为合适的CMOS电平，起缓冲作用 加在输出级：有利于提高驱动性 设计一电路Y=ABCDEFGH 方案一：Y=ABCDEFGH；缺点：扇入太大 方案二：Y=ABCD+EFGH 方案三：Y=AB+CD·EF+GH 带缓冲级的CMOS门电路 在输出端或者输入端附加倒相器作为缓冲器 在输出端和输入端同时都加倒相器作为缓冲器 镜像电路 基于串-并联逻辑门 速度快 具有较为一致的版图 例如 XOR异或门电路设计 XNOR异或非门电路设计 类NMOS电路（88页） 类NMOS电路结构 NMOS逻辑块+一个PMOS负载管 类PMOS电路结构 PMOS逻辑块+一个NMOS负载管 类NMOS电路性能 直流特性 PMOS：当Vout＞-VTp，工作在线性区 当Vout≤-VTp，工作在饱和区 NMOS：当Vin≤VTn，工作在截止区 当0＜Vin-VTn≤Vout ，工作在饱和区 当Vout ＜Vin-VTn≤VDD，工作在线性区 类NMOS电路特点 优点：节省面积、提高集成度、提高散入系数 缺点：静态功耗增大、电性能变差 例题 考虑一个CMOS工艺，VDD=5V，VTn=0.7V，VTp=-0.8V，k’n=150μA/V2，及k’p=68μA/V2。一个准nMOS反相器的尺寸为 NMOS：W/L=4；PMOS：W/L=6 NMOS：W/L=8；PMOS：W/L=2 分别求出这个反相器的输出电压？ 类NMOS电路设计 设计一类NMOS电路，要求其转折电压在工作电压的二分之一处。 VDD=5V；VTn=-VTp=1V； 三态电路 反相的三态电