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AC 耦合电容pad 优化 摘要：从系统角度看，随着系统信号速率25Gbps 即将到来和未来更高高速率的发展，SerDes （高 速串行）信号通道上一个很小阻抗不连续的问题都会带来反射，串扰，模态转换和其它一些影响。这些SI （信号完整性）带来的问题将会使得系统出问题的风险大大增加。AC 耦合电容以往被视为对系统影响很小， 设计比较随意，但随着10Gbps 以及跟高的信号速率，不好的AC 耦合电容设计带来的问题将不可忽视。 关键词：阻抗 SerDes AC 耦合电容 插损 （IL） 回损（RL）共模 1.引言 SERDES （串行信号）差分通道上通常都有AC 耦合电容。每个电容本身，电容的扇出引线和电容换层 过孔都是一个阻抗不连续点。高速串行信号对于阻抗一致性提出非常高的要求，如果阻抗匹配不好将会带 来反射，最后影响整个通道的IL （插损）, RL （回损）, Jitter （抖动）以及BER （误码率），最终影响整个 通道性能。本文从AC 耦合电容pad 处理以及扇出走线来分析AC 耦合电容的设计对通道SI 影响。 2.AC 耦合电容位置及容值大小 一般来讲AC 耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供，对于不同信号和 不同芯片，其位置和容值大小都是不一样的。比如PCIE 信号要求AC 耦合电容靠近通道的发送端，SATA 信 号要求AC 耦合电容靠近连接器处，对于10GBASE-KR 信号要求AC 耦合电容靠近信号通道的接收端。 图2.1 10BASE-KR 信号AC 耦合电容规范 图2.2 PCIE 协议对AC 耦合电容规范 图2.3 Intel Romley 平台SATA 信号AC 耦合电容位置 图1 到图3 例举了PCIE ,SATA 和KR 信号对AC 耦合电容位置和容值大小的要求，都各不相同，设计者 在设计不同的SerDes 信号对于AC 耦合电容需要熟悉各类串行信号的协议，理解各信号协议对AC 耦合电容 的要求，同时需要理解具体芯片对AC 耦合电容的要求。 3.仿真优化 3.1.AC 耦合电容pad 有完整参考面 仿真层叠采用如图3.1 所示的6 层板层叠，表底层和art04 层为走线层，GND1,Art03 层和GND5 都为 参考地平面层。电容pad 走在表层，参考第二层的GND 平面。如果考虑pad 阻抗对pad 做优化，会在pad 正下方的第二层GND 掏空，电容pad 将参考第三层的GND 平面。 图3.1 仿真层叠 仿真电容信息如下： 电容尺寸：0402 封装 pad 尺寸：square 20mil*20mil 电容容值：100nf 图3.2 电容pad 仿真模型 在仿真时候，端口两边各向外延时1000mil 线长以方便更好的观察电容pad 阻抗不连续性。电容pad TDR 仿真结果如下图3.3 所示： 图3.3 TDR 仿真曲线 在上图中比较平滑的部分为差分线阻抗，中间凹陷下去的地方为电容pad 处的阻抗。可以看出差分线 的设计阻抗为100ohm，电容pad 处由于pad 的宽度为20mil，大于走线宽度，而阻抗和线宽是成反比的一 种关系，因此pad 处阻抗会变小。从图3.3 看出在此层叠结构下pad 处阻抗约为92ohm 。 图3.4 插损回损曲线 插损和回损曲线是SerDes 信号很重要的系数指标，插损曲线和回损曲线可以很好反应通道损耗以及阻 抗不连续性。仿真插损曲线和回损曲线如上图3.4 所示。插损和回损曲线可以和后续优化后的曲线做一个 简单的对比。 3.2.AC 耦合电容pad 参考面掏空优化 仿真层叠和电容参数和上面完全一样。板子的层叠结构以及板材的介电常数都一定。要增大pad 处的 阻抗，可以使pad 和参考面的距离增大。因此可以把pad 正下方的GND2 给掏空，这样电容pad 就参考了 Art03 层的电源平面