verilog曼切斯特编码解码的FPGA设计,包含测试部分.docxVIP

//---------曼切斯特编码------------`timescale 1ns/1psmodule match( fifo_rd, //the enable single of superior fifo readfifo_out, //the out data of superior fifofifo_out_vaild, // the effective single of the out datafifo_empty, // the empty single of superior fifomach_out, //machester datai_clk_2, // double of hdlc clki_rst_n,clk);input i_rst_n;input fifo_out;input fifo_out_vaild;input fifo_empty;input i_clk_2;input clk;output fifo_rd;output mach_out;reg [5:0]out_count;reg [5:0]rd_count;regfifo_rd;regmach_out;reg [5:0]out_reg;reg [5:0]so_on;reg one;reg zero;reg temp;parameterrd_fifo_count=4b1010;parametermach_out_count=6b010100;//20parameterrest=10;//-------控制fifo读---------------always @(posedge clk or negedge i_rst_n)beginif(!i_rst_n)fifo_rd=0;elseif(!fifo_empty rd_countrd_fifo_count rd_count0)fifo_rd=1;elseif(!fifo_empty rd_count==0 out_count==0)fifo_rd=1;elseif(rd_count==rd_fifo_count)fifo_rd=0;else fifo_rd=0;end//----------fifo输出数据计?-----------always @(posedge clk or negedge i_rst_n)beginif(!i_rst_n)rd_count=0;else if(fifo_rd rd_countrd_fifo_count)rd_count=rd_count+1;elserd_count=0;end//-----------manch数据输出-------------always@(posedge i_clk_2 or negedge i_rst_n )beginif(!i_rst_n)beginout_reg=6b111000;endelseif(fifo_out_vaild out_count==0 )out_reg=6b111000;elseif(out_count0 out_countmach_out_count+8 ||out_count==mach_out_count+8)out_reg={out_reg[4:0],temp};end//-------------控制输出mach------------always @(posedge i_clk_2 or negedge i_rst_n ) begin if(!i_rst_n)begintemp=0;zero=0;one=0;end elseif(fifo_out_vaild fifo_out zero==0)begintemp=1;zero=1;one=0;end else if(zero fifo_out_vaild fifo_out)begintemp=0;zero=0;one=0;end elseif(fifo_out_vaild !fifo_out one==0)begintemp=0;zero=0;one=1;end else if(one fifo_out_vaild !fifo_out)begintemp=1;one=0;zero=0;end elsebegintemp=0;one=0;zero=0;end end//---------mach输出计数器--------------always @(posedge i_clk_2 or negedge i_rst_n)beginif(!i_rst_n)out_count=0;elseif(out_count==mach_