第8章仿真与testbench设计.pptVIP

编译点击“Compile - Compile All”。 点击“Simulate - Start Simulation”，出现一个配置窗口。 点击SDF按钮，然后点击“Add”按钮 图 8–20 添加.sdf文件界面 选择.sdf文件。在 “Apply to Region”区域写入/UUT。 添加库。 图 8–21 添加库界面 点击Design键，从工作文件夹中选择仿真程序，点击“OK”按钮。 后续的方式与功能仿真相同。 8.4 Testbench设计 Testbench的结构和RTL设计的结构相似，只是由于Testbench和所要仿真的程序构成的是一个封闭的系统，所以不存在输入输出列表。另外所有可以综合的Verilog语言都可以用来进行仿真设计。 Testbench并不会生成一个实实在在的电路 尽量采用抽象层次比较高的语言来设计Testbench不仅可以提高设计的效率，而且可以提高仿真的效率。 8.4.1 时钟 时钟是设计Testbench中的一个最基本的元素。时钟可以分为很多种，包括无限循环时钟和有限个周期的时钟信号，因此时钟的生成方式也各式各样。 无限循环时钟信号的产生请参考例8-1到例8-3 有限周期的时钟信号的产生请参考例8-4 同频异相时钟信号的产生请参考例8-5 8.4.2 值序列 值序列是Testbench中经常使用到的一种信号形式，它可以描述有限个规则或者不规则的数据形式。 时钟信号是一种特殊的值序列。 值序列有离散值序列和周期值序列之分。 值序列的产生可以采用阻塞赋值和非阻塞赋值，但是结果完全不同。 离散值序列 图 8–22 值序列波形图 采用非阻塞赋值会出现的一种值序列 图 8–23 非阻塞赋值的值序列波形图 重复值序列 图 8–24 重复值序列示意图 8.4.3 复位 异步复位信号：直接通过一个值序列来产生异步复位信号，具体设计请参考例8-6 同步复位信号：同步复位信号需要在时钟的作用下才能产生。同步设计需要满足建立时间和保持时间的要求，因此产生和释放复位信号必须使用时钟信号的非有效沿，具体设计请参考例8-7 在有些设计中，同步复位信号的脉宽是需要严格与时钟信号挂钩，而不是绝对的脉冲宽度，这个时候可以采用repeat语句来实现，具体设计请参考实例8-8 8.4.4 任务 任务就像一个过程，它能够把共同的代码段封装起来，从而实现封装的代码段可以在设计中被不同的位置调用。任务中可以包含时序控制，并且可以调用其它任务和函数。 基本格式： 具体设计请参考例8-9 任务名可以有参数，也可以没有参数。任务通过output声明输出任务值。 调用任务： 8.4.5 函数 函数与任务很相似，它也可以在模块不同位置执行共同代码，它们之间的不同之处在于函数只能返回一个值，而且不能有任何时延或者时延控制。它必须有一个输入，但是可以没有输出和输入声明。函数可以调用其它函数，但是不可以调用任务。 基本格式： 具体设计请参考例8-10 8.4.6 事件 事件是Verilog的另外一类数据类型，它必须在使用前被声明。 基本格式： 即声明了两个事件Start和Ready。如果要触发这两个事件，则采用如下格式： 具体设计请参考例8-11 8.4.7 并行激励 两个或者两个以上的任务需要同时执行时，可以采用并行激励的方式：fork…join 如需要同时启动读写数据的任务: 8.4.8 系统任务和系统函数 请参考第三章第十节 8.5 Testbench结构化 初级的Testbench往往喜欢把测试用例和测试套具写在一起，不仅可读性不强，而且维护性也比较麻烦，测试用例不能得到重用。 图 8–25 初级仿真模型示意图 将Testbench结构化的好处在于能够解决上述的这些问题，它不仅可以提高测试用例的重用率，使整个设计的结构清晰，而且可以提高代码的抽象程度，适合复杂的设计。 图 8–26 结构化Testbench模型图 在这个模型里面顶层模块对仿真模块和设计模块都例化，仿真模块与设计模块之间通过接口相互影响，仿真模块直接调用复杂的任务和函数来进行仿真。这样整个顶层模块就是一个封闭的系统，仿真模块和设计模块之际相互影响，又相互独立。 图 8–27 BFM模型示意图 这个模型和上一个仿真模型之所以不同在于这个模型增加一级行为级模块，这样被测模块与仿真模块和行为模块之间同时作用。 8.6 实例 9：基于Modelsim的I2C SlaveTestbench设计 在此设计中，RTL代码为一个最简单的I2C从机，里面包含一个器件识别数据。因此相应的Testbenc