2008计算机组成与结构4.ppt

计算机组成与结构4 董志学 2007.8 第4章 主存储器 4.1 主存储器概述 4.2 读/写存储器 4.3 非易失性存储器 4.4 DRAM的研制与发展 4.5 半导体存储器的组成与控制 4.6 多体交叉存储器 4.1 主存储器概述 一、主存储器处于全机中心地位 在现代计算机中，主存储器处于全机中心地位，其原因是： (1)当前计算机正在执行的程序和数据(除了暂存于CPU寄存器以外的所有原始数据、中间结果和最后结果)均存放在存储器中。CPU直接从存储器取指令或存取数据。 4.2 读/写存储器(即随机存储器(RAM)) 半导体读／写存储器按存储元件在运行中能否长时间保存信息来分，有静态存储器和动态存储器两种。前者利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，动态存储器利用MOS电容存储电荷来保存信息，使用时需不断给电容充电才能使信息保持。静态存储器的集成度低，但功耗较大；动态存储器的集成度高，功耗小，它主要用于大容量存储器。 4．3 非易失性半导体存储器 前面介绍的DRAM和SRAM均为可任意读／写的随机存储器，当掉电时，所存储的内容立即消失，所以是易失性存储器。下面介绍的半导体存储器，即使停电，所存储的内容也不会丢失。根据半导体制造工艺的不同，可分为ROM，PROM，EPROM，E2PROM和Flash Memory。 4．4 DRAM的研制与发展 近年来，开展了基于DRAM结构的研究与发展工作，现简单介绍于下： 4．5 半导体存储器的组成与控制 半导体存储器的读写时间一般在十几至几百毫微秒之间，其芯片集成度高，体积小，片内还包含有译码器和寄存器等电路。常用的半导体存储器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16MXl位和4MX4位等种类。 4．6 多体交叉存储器 4．6．1 编址方式 计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器可以实现重叠与交叉存取。如果在M个模块上交叉编址(M=2m)，则称为模M交叉编址。通常采用的编址方式如图4．22(a)所示。 2．cache DRAM(CDRAM) 其原理与EDRAM相似，其主要差别是SRAM cache的容量较大，且与真正的cache原理相同。 在存储器直接连接处理器的系统中，cache DRAM可取代第二级cache和主存储器(第一级cache在处理器芯片中)。 CDRAM还可用作缓冲器支持数据块的串行传送。例如，用于显示屏幕的刷新，CDRAM可将数据从DRAM预取到SRAM中，然后由SRAM传送到显示器。 3.EDO DRAM 扩充数据输出(extended data out，简称EDO)，它在完成当前内存周期前即可开始下一内存周期的操作，因此能提高数据带宽或传输率。 4．同步DRAM(SDRAM) 具有新结构和新接口的SDRAM已被广泛应用于计算机系统中。它的读写周期 (10ns～15ns)比EDO DRAM(20ns～30ns)快，有望取代EDODRAM。 典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作(选择行线和列线，读出信号放大，并送输出缓冲器等)，此时处理器只能等待，因而影响了系统性能。而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过一定数量(其值是已知的)的时钟周期后， SDRAM完成读或写的内部操作。在此期间，处理器可以去进行其他工作，而不必等待之。 SDRAM的内部逻辑如图4．17所示。SDRAM采用成组传送方式(即一次传送一组数据)，除了传送第一个数据需要地址建立时间和行线充电时间以外，在以后顺序读出数据时，均可省去上述时间，因此SDRAM对读出存储阵列中同一行的一组顺序数据特别有效；对顺序传送大量数据(如字处理和多媒体等)特别有效。图4．17中的方式寄存器和控制逻辑给 用户提供了附加的功能：①允许用户设置成组传送数据的长度；②允许程序员设定SDRAM接收命令后到开始传送数据的等待时间。 另外，SDRAM芯片内部有两个存储体，提供了芯片内部并行操作(读／写)的机会。 图4.17 同步动态随机存储器(SDRAM) 5．Rambus DRAM(RDRAM) 由Rambus公司开发的RambusDRAM着重研究提高存储器频带宽度问题。该芯片采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与CPU之间传送数据是通过专用的RDRAM总线进行的，而且不用通常的RAS，CAS，WE和CE信号。