实验二进制分频器.doc

二进制分频器 一．实验目的 1. 分频器的原理 2. 二进制分频器的设计 二．分频器的原理 1.分频器就是对较高频率的信号进行分频，得到较低频率的信号。 2.分频系数（倍率） rate=fin / fout 三．二进制分频器的设计 二进制分频就是对输入时钟进行2的整数次幂分频。 1.设计原理：（rate=2N，N是整数） 定义一个N位的计数器，对输入的时钟脉冲进行计数，计数结果的第N-1位就是对输入时钟的2的N次幂分频。将相应的位数取出即可得到分频时钟。 2.二进制分频器的VHDL源程序 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all; Entity fdiv is generic(N: integer:=3); --rate=2N，N为正整数 port( clkin: IN std_logic; clkout: OUT std_logic ); End fdiv; Architecture a of fdiv is signal cnt: std_logic_vector(N-1 downto 0); Begin process(clkin) begin if(clkinevent and clkin=1) then cnt = cnt+1; end if; end process; clkout = cnt(N-1); End a; 四．仿真结果 1.从波形图可以看到，clkout是clkin的8分频，也就是2的3次幂分频。 2.如果要产生其他次幂分频，直接修改generic类属变量参数即可。 五．实验结论 本次实验使我们了解和认识Altera FPGA/CPLD软件，理论与实践相结合，为以后的学习打下坚实的基础。 实验二 序列信号检测器 一．实验目的 （1）掌握关于串行序列的设计。 （2）掌握状态机的设计。 二．实验要求 （1）设计序列发生器，产生序列：0111010011011010。 （2）设计检测器，若检测到串行序列11010，则输出为1，否则输出为0，并对其进行仿真。 三．实验原理 每收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为5位，需要5个状态；另外，还需要增加一个“未收到一个有效位”状态，共6个状态；画出状态转换图，如图所示，这是一个莫尔状态机。6个状态机根据编码原则可以用3位二进制数来表示。 当到达F状态时，zout输出为1，否则为0。 四．VHDL源程序 【程序源代码】 library ieee; use ieee.std_logic_1164.all; entity detect is port( din,clk,clr : in std_logic; dout : out std_logic ); end detect; architecture rtl of detect is type state is (s0,s1,s2,s3,s4,s5,s6,s7); signal current_state,next_state : state ; begin process(clk,clr) begin if clr = 0 thenquartus II current_state = s0; elsif clk event and clk = 1 then current_state = next_state; else null; end if; end process; process(din,current_state) begin case current_state is when s0 = dout = 0; if din = 1 then next_state = s1; else next_state = s0; end if; when s1 = dout = 0; if din = 1 then next_state = s2; else next_state = s0; end if; when s2 = dout = 0;