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2017-09-02 发布于江苏
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类型规格书

西安创芯有限责任公司() 类型：规格书1 Verilog 语言编码规范版本：V1.1 日期：2011-10-10 编者：赵文哲 1 类型包括1.规划书 2.规格书 3.详细分解西安创芯有限责任公司() 修改记录版本号修改内容修改人时间 1.0 初始文档。赵文哲 2011-08-01 1.1 1.修改了80 列限制。赵文哲 2011-10-11 2.修改了基于终端的仿真文件的内容，完善了该仿真文件的参数配置。联系方式： venturezhao@ 目录目录 1 关于verilog 语言编码规范 1 2 项目文件组织形式 1 3 verilog 文件内部组织形式3 3.1 开头声明3 3.2 module 之前的声明4 3.3 IO 口定义规范4 3.4 wire 与reg 的定义位置5 3.5 变量定义的对齐方式5 3.6 变量的命名方式5 3.7 always 模块的对齐格式 6 3.8 空格与tab 之争 6 3.9 行内与行间限制 7 3.10 注释 7 4 可综合verilog 语言设计 8 4.1 时序逻辑与组合逻辑 9 4.2 阻塞赋值与非阻塞赋值 9 4.3 同步跨时钟域的信号 10 4.4 有限状态机(FSM)的写法 10 4.5 锁存器与循环逻辑 11 4.6 关键路径优化 12 4.7 三态门与双向IO 12 4.8 数组的使用与for 循环 12 4.9 synopsys 综合原语 13 5 仿真用Verilog 语言设计 14 5.1 task 与function 14 目录 5.2 文件的读写操作 14 5.3 dump 波形的函数 15 5.4 testbench 的写法 15 5.5 基于终端的仿真文件 16 目录图片目录图2-1 文件组织形式框图2 目录