实验2优先编码器.docVIP

实验3：优先编码器的Verilog HDL描述及仿真 一、实验目的及要求： 1．掌握优先编码器的Verilog HDL描述方法 2．理解逻辑综合的概念 3．掌握RTL电路原理图分析的分析方法 二、实验工具：Quartus_II 9.0 三、实验原理： 1. 优先编码器在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。因此，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先级别。编码器有8个输入端，3个输出端。还有一个输入使能，输出使能和优先编码器工作状态标志。编码器以低为有效。输入优先级别的次序为7，6，5,…,0。当某一输入端有低电平输入，且比它优先级高的输入没有低电平输入时，输出端才输出相应输入端的代码。 2．Verilog程序设计与逻辑综合 2.1 8-3线编码器示例 always @ (din) begin case(din) 8’b0000_0001: dout = 3’b000; 8’b0000_0010: dout = 3’b001; 8’b0000_0100: dout = 3’b010; 8’b0000_1000: dout = 3’b011; … 8’b1000_0000: dout = 3’b111; de