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系 班 姓 名 座 号 ……………密……………封……………线……………密……………封…………… XX学院 电子信息工程学院 考试题样题（A卷） 时间:120分钟 （2009年6月） 考试形式:闭卷 题 号 一 二 三 四 五 总分 复核人 得 分 评卷人 一、选择题（20分） 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试 B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____C_____是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 CPLD的可编程是主要基于什么结构：。（D ）A .查找表（LUT）；B. ROM可编程； C. PAL可编程；D. 与或阵列可编程； 4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：。（Ｃ　　）A. 硬IP；B. 固IP；C. 软IP；D. 都不是； （这个内容不要）5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_　Ｃ　　。A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果 在VHDL语言中，下列对时钟边沿检测描述中，错误的是___Ｄ____。A. if clk’event and clk = ‘1’ thenB. if falling_edge(clk) then C. if clk’event and clk = ‘0’ thenD.if clk’stable and not clk = ‘1’ then 7状态机编码方式中，其中_____Ｃ____占用触发器较多，但其实现比较适合FPGA的应用 A. 状态位直接输出型编码 B. 顺序编码 C. 一位热码编码 D. 以上都不是 8． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化___Ａ______。A. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化 9. 不完整的IF语句，其综合结果可实现____Ａ____。A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路 10．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。（　　Ｄ　） A. idata =  B. idata = b”0000_1111”; C. idata = X”AB” D. idata = 16”01”; 二、VHDL程序填空（20分） 下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。 系 班 姓 名 座 号 ……………密……………封……………线……………密……………封…………… LIBRARY __ＩＥＥＥ________ ; USE IEEE.________ STD_LOGIC_1164_____________.ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(____9 DOWNTO 0________________); output : _____ OUT _____ STD_LOGIC_VECTOR(3 DOWNTO 0) ); END coder; ARCHITECTURE behav OF ________ CODER _____ IS SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0);