第5章基于FPGA的DSP开发.pptVIP

5.2.7 使用嵌入式逻辑分析仪SignalTap II进行测试 只进行工程的软件仿真远远不够，必须还要进行硬件仿真，使用传统的硬件方法进行测试会有如下的一些缺点： 缺少空余I/O引脚。设计中器件的选择依据设计规模而定，通常所选器件的I/O引脚数目和设计的需求是恰好匹配的。 I/O引脚难以引出。设计者为减小电路板的面积，大都采用细间距工艺技术，在不改变PCB板布线的情况下引出I/O引脚非常困难。 接逻辑分析仪有改变FPGA设计中信号原来状态的可能，因此难以保证信号的正确性。 传统的逻辑分析仪价格昂贵，将会加重设计方的经济负担。 针对传统硬件测试的局限，Altera公司和Xilinx公司分别推出了基于JTAG的内部逻辑分析仪，Altera公司的嵌入式逻辑分析仪为SignalTap。嵌入式逻辑分析仪可以随设计文件一起下载到目标芯片中，通过JTAG引脚捕捉目标芯片内部设计者感兴趣的信号节点处的信息，而又不影响系统的正常工作。嵌入式逻辑分析仪将测得的信号样本暂存与目标器件中的嵌入式RAM中，然后通过器件的JTAG端口或ByteBlaster下载线将采得的信息传给计算机进行分析。 嵌入式逻辑分析仪SignalTap II允许对设计中的所有层次的模块的信号节点进行测试，可以使用多时钟驱动。SignalTap II具有可以灵活配置的特点，下面会介绍到。嵌入式逻辑分析仪的三项主要优点： 它们的使用不增加引脚。可通过FPGA 上已有的专门JTAG引脚访问，即使没有其它可用引脚，这种调试方法也能得到内部可视能力。 简单的探测。探测包括把结点路由到内部逻辑分析仪的输入，不需要担心为得到有效信息，应如何连接到电路板上，也不存在信号完整性问题。 内核是便宜的。FPGA厂商把他们的业务模型建立于用芯片所获取价值的基础上，所以所用的调试IP 通常能以低于$1,000美元的价格获得。 但是，从嵌入式的逻辑分析仪的工作原理可以看出，嵌入式逻辑分析仪也有一些缺点： 内核的尺寸限制了FPGA中逻辑资源的利用。此外由于波形数据占用FPGA内部存储器，使信号采样的数据量有限。 设计工程师必须放弃把内部存储器用于调试，存储器的利用取决于系统的设计。 内部逻辑分析仪只工作于状态模式。它们捕获的数据与规定的时钟同步，而不能提供信号定时关系。 这里应用嵌入式逻辑分析仪对正弦波发生器进行测试，同时也可以掌握SignalTap II的基本使用方。在使用SignalTap II进行测试之前应该现对工程sinout进行引脚分配，引脚少了硬件测试用的DAC模块的引脚。 端口 引脚号 备注 clock B13 开发板时钟 SinCtrl Y11 多功能复用按键F1，按下为高电平 sclrp AE17 多功能复用按键F9，按下为高低电平 sinout[0] G21 sinout[1] E23 sinout[2] E24 sinout[3] B24 sinout[4] B25 sinout[5] V21 sinout[6] V20 sinout[7] AE15 引脚分配使用的方法见第二章，引脚分配完毕后，进行工程的编译，编译结束后就可以进行SignalTap II的设置了。 使用SignalTap II嵌入式逻辑分析仪进行测试的步骤如下： （1）打开SignalCompiler转换成的sinout.qpf，选择file菜单，点击new，出现new窗口，在其中选择other files页，选择SignalTap II file，出现SignalTap II编辑窗口。 第5章基于FPGA的DSP开发 5.2.3 使用SignalCompiler进行从算法到硬件实现 在Matlab中完成仿真验证后，就要把设计转换到硬件上加以实现。通过DSP Builder可以获得针对特定FPGA芯片的HDL代码。 1. 分析模型 双击SinOut模型中的”SignalCompiler”图标启动DSP Builder，出现如下的窗口： 单击”Analyze”按钮，SignalCompiler将会对模型进行分析，检查模型有无错误。如果设计存在错误，将会停止分析过程，并在Matlab软件的命令窗口中给出相关信息。如果设计不存在错误，则在分析结束后打开”SignalCompiler”窗口。Simulink具有强大的错误定位能力，对许多错误可以在simulink模型中直接定位，用不同的颜色来标示有错误的模块。如果SignalCompiler分析当前的DSP模型有错误时，必须修改正确才能继续下面的设计流程。 2. 设置SignalCompiler 在SignalCompiler窗口中，要进行一些必要的设置。SignalCompiler窗口大致上可以分为3个功能部分： 左上为项目设置选项——Pr