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2017-09-05 发布于重庆
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十六进制7段数码显示译码器设计.docx

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十六进制7段数码显示译码器设计

哈尔滨理工大学软件学院实验报告课程 FPGA题目十六进制7段数码显示译码器设计班级集成12-2班专业集成电路设计与集成系统学生学号12140202272014年 10 月8日实验一十六进制7段数码显示译码器设计实验目的：1.熟悉硬件逻辑电路的一般设计和测试流程; 2.嵌入式逻辑分析仪使用方法;实验内容及步骤： 1.用Verilog HDL设计1位7段数码管的显示译码电路，能够显示0~f。显示数字由SW3~SW0设定； 2.使用嵌入式逻辑分析仪进行仿真；3.将实验程序下载到DE2运行。实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_Arith.ALL;USE IEEE.STD_LOGIC_Unsigned.ALL;ENTITY FREQ ISPORT(clk_lk: IN STD_LOGIC;SW: IN STD_LOGIC_VECTOR(3 DOWNTO 0);seg: out STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY;ARCHITECTURE one OF FREQ ISSIGNAL seg_r: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINseg=seg_r(6 DOWNTO 0);PROCESS(clk_lk)BEGINCASE SW ISWHEN X0=seg_r=Xc0;WHEN X1=seg_r=Xf9;WHEN X2=seg_r=Xa4;WHEN X3=seg_r=Xb0;WHEN X4=seg_r=X99;WHEN X5=seg_r=X92;WHEN X6=seg_r=X82;WHEN X7=seg_r=Xf8;WHEN X8=seg_r=X80;WHEN X9=seg_r=X90;WHEN Xa=seg_r=X88;WHEN Xb=seg_r=X83;WHEN Xc=seg_r=Xc6;WHEN Xd=seg_r=Xa1;WHEN Xe=seg_r=X86;WHEN Xf=seg_r=X8e;END CASE;END PROCESS;END;实验结果：