秒倒计时 实训报告.doc

江西工业工程职业技术学院 电子工程系 实 训 报 告 课程名称 数电实训 设计题目 60秒倒计时计时器设计 专 业 电子信息 班 级 学生姓名 学 号 指导老师 实训时间 60秒倒计时计时器 设计任务及要求： 一、 基本要求 （1）显示60秒计时功能。 （2）计时器为60秒递减计时器。 二、 设计任务 （1）根据原理图分析各单元电路的功能。 （2）熟悉电路中所用到的各集成块的管脚及功能。 （3）进行电路的装接、调试，直到电路能达到规定的设计要求。 三、设计环境或器材、原理与方案： 1、环境：利用多功能虚拟软件Multism8进行电路的制作﹑调试，并生成文件。 2、器材： 74LS192（2个）74LS48（2个）555（1个）电阻（2个）电容（2个） 3、设计原理：60秒倒计时计时器的总体方案框图如图1所示，它包括秒脉冲发生器、计数器、译码显示电路、控制电路四个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成60秒计时功能，控制电路完成计数器的直接清零、启动计数、译码显示电路的显示功能。 60秒倒计时计时器系统设计框图 4、设计方案： 分析设计任务，计数器和控制电路是系统的主要部分。计数器完成60S计时功能，而控制电路具有直接控制计数器的启动计数、译码显示电路的显示功能。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。 当接通信号源时，控制电路应封锁时钟信号CP，同时计数器完成置数功能，译码显示电路显示“59”字样，计数器开始计数；知道数码管显示“00”为一个周期循环计数。 60秒倒计时计时器电路仿真如图所示： 图2 四、单元模块： 1、 8421BCD码递减计数器模块 计数器选用汇总规模集成电路74LS192进行设计较为简便，74LS192是十进制可编程同步加锁计数器，它采用8421码二-十进制编码，并具有直接清零、置数、加锁计熟功能。 图3是74LS192外引脚及时序波形图。图中CPu、CPd分别是加计数减计数的时钟脉冲输入端（上升沿有效）。 LD是异步并行置数控制端（低电平有效），CD、BO分别是进位、借位输出端（低电平有效），CR是异步清零端，D3-D0是并行数据输入端，Q3-Q0是输出端。 74LS192的功能表下表1-1所示。其工作原理是：当LD=1，CR=-0时，若时钟脉冲加到CPu端，且CPd=1 图3. 74LS192外引脚及时序波形图 表1-174LS192功能表 计数器在预置数的基础上完成加计数功能，当加计数到9时，CO端发出进位下跳变脉冲；若时钟脉冲加到CPd端，且CPu=1，则计数器在预置数的基础上完成减计数功能，当减计数到0时，BO端发出借位下跳变脉冲。由74LS192构成的60进制递减计数如下图4所示，其预置数为N==(24)10。 图3 8421BCD60递减计数器 它的计数原理:是：只有当低为BO1端发出错位脉冲时，高位计数器才作减计数。当高、低位计熟器处于全零，且CPd为0时，置数端LD2=0，计数器完成并行置数，在CPd端的输入时时钟脉冲作用下，计数器再次进入下一循环减计数。 2、时钟模块 为了给计数器74LS192提供一个时序脉冲信号，使其进行减计数，设计采用555构成的多谐振荡电路（即脉冲产生电路），其基本电路如图4所示。 其中555管脚图如图4-1示，555逻辑功能如表2所示。 因此，我们可以计算出各个参数通过计算确定了R1，R2，电容C1,C2的值。这样我们得到了比较稳定的脉冲，且其输出周期为2秒以下。 图4 555多谐振荡电路图 图4-1 555管脚图 表2 555逻辑功能表 3、译码显示模块 由74LS48译码器和共阴极七段显示器组成。通过计数器加到译码器，从而实现共阴极七段LED显示器从9递减到零的计数显示功能。 1 .74LS48是七段显示译码器其管脚图如图7所示。 各管脚功能：A、B、C、D是BCD码的输入端；a、b、c、d、e、f、g是输出端；试灯输入端LT：低电平有效。当LT=0时七段数码管应全亮，与输入的译码信号无关，本输入端用于测试数码管的好坏。 动态灭零输入端RBI：低电平有效。当LT=1、RBI=0