数字时钟15033.docVIP

数字系统设计实验报告 实验内容：数字钟设计 班级： 学号： 姓名： 设计时间：2008年12月22日 1、实验目的 1．学习掌握数字系统综合设计方法 2．学习掌握层次设计方法 3．学习掌握设计下载方法 4．学习掌握实验系统使用方法 2、实验原理 (1) 计秒电路：以直接输入或由分频器产生的秒脉冲作为计秒电路的计数时钟信号，待计数至60瞬间，进位，计分电路加1，而计秒电路则清零并重新计秒。 (2) 计分电路、计时电路：其设计思想与计秒电路类似。 (3) 计星期电路：将计时电路产生的进位脉冲信号作为计星期电路的计数时钟信号，待计数至7瞬间，计星期电路返回1重新开始计数。 (4) 计日电路：将计时电路产生的进位脉冲信号作为计日电路的计数时钟信号，通过系统辨认，确定本月总天数X(包括28、29、30、31四种情况)，待计数至X＋1瞬间，进位，计月电路加1，而计日电路返回1重新开始计数。 (5) 计月电路：将计日电路产生的进位脉冲信号作为计月电路的计数时钟信号，待计数至12瞬间，进位，计年电路加1，而计月电路返回1重新开始计数。 (6) 计年电路：将计月电路产生的进位脉冲信号作为计年电路的计数时钟使能信号，依照闰年算法： ①当年份末两位为0时，年份前两位为四的整数倍时为闰年，即当年份为整百时，被四百整除的年份为闰年，被一百整除不能被四百整除的不是闰年。 ②当年份末两位不同时为0时，判断是否是四的整数倍，由于年份分为四位BCD码显示，在本设计中先穷举出四的倍数为闰年，其他为平年。 本设计在程序中预留的校时所用接口，在校时状态下，首先调整到某一校时位置，计数使能由校时脉冲提供，可以加另一校时时钟，为了方便校时，频率应高于1HZ 。 (7) 输出电路: ①计时、星期：从高到低依次为星期高位（空闲）、星期低位、小时高位、小时低位、分钟高位、分钟低位、秒钟高位、秒钟低位。 ②日历：显示年月日，从高到底依次为年首位、年第二位、年第三位、年最后位、月高位、月低位、日高位、日低位。 ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ ━ ┃ ┃ ━ ┃ ┃ ━ LED8 LED7 LED6 LED5 LED4 LED3 LED2 LED1 （8） 主控模块: 在顶层的主控模块里对各模块进行例化，并通过状态控制进行状态转换，本设计中分别用二选一数据选择器对显示时分秒星期/年月日、计时/校时进行选择转换。 3、实验程序及仿真： （1）60进制计数器 --counter60.vhd LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY counter60 IS PORT( --数入1HZ时钟 CLK1HZ : IN STD_LOGIC; --计数使能 LEN : IN STD_LOGIC;--低位使能 HEN : IN STD_LOGIC;--高位使能 --进位输出 ENOUT : OUT STD_LOGIC; --LED输出 LOWOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--低位输出 HIGHOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)--高位输出 ); END counter60; ARCHITECTURE rtl OF counter60 IS SIGNAL LOW_REG : STD_LOGIC_VECTOR(3 DOWNTO 0) := 0000;--低位信号 SIGNAL HIGH_REG : STD_LOGIC_VECTOR(3 DOWNTO 0) := 0000;--高位信号 BEGIN ---------------------------------------------------- --个位计数 ---------------------------------------------------- LOW_PROCESS: PROCESS(CLK1HZ, LEN) BEGIN IF CLK1HZEVENT AND CLK1HZ = 1 THEN--时钟上升沿有效 IF LEN = 1 THEN--低位使能有效 IF LOW_REG = 1001 THEN-