章_1 可编程接口8255.pptVIP

9.3 8255并行接口电路 并行接口电路： 并行接口电路中每个信息位有自己的传输线，一个数据字节各位可并行传送，速度快，控制简单。由于电气特性的限制，传输距离不能太长。 8255A是通用的可编程并行接口芯片，功能强，使用灵活。 双列直插，40引线集成电路 三个独立的8位I/O端口,口A、口B、口C。 Vcc 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 CS PA3 D7 D6 D5 D4 D3 D2 D1 D0 RESET GND 8255 PA0 PA1 PA2 PA4 PA7 PA6 PA5 WR PB6 PB3 PB4 PB5 PB7 PB2 PB1 PB0 PC0 PC3 PC2 PC1 PC6 PC4 PC5 PC7 A0 A1 RD 可编程接口芯片8255A： 8255A的内部结构： 9.3 8255并行接口电路 三个8位数据口： A口：PA0～PA7 B口：PB0～PB7 C口：PC0～PC7 A组 A口 (8位) PA0～PA7 A组 C口高位 (4位) PC4～PC7 A组 C口低位 (4位) PC0～PC3 B组 B口 (8位) PB0～PB7 数据总线缓冲 A 组控制 B 组控制 读/写控制逻辑 CS RESET RD WR A0 A1 分A组、B组 A口 C口高4位线 PC4～PC7 A组 B口 C口低4位线 PC0～PC3 B组 8255A的内部结构： 9.3 8255并行接口电路 A组 A口 (8位) PA0～PA7 A组 C口高位 (4位) PC4～PC7 A组 C口低位 (4位) PC0～PC3 B组 B口 (8位) PB0～PB7 数据总线缓冲 A 组控制 B 组控制 读/写控制逻辑 CS RESET RD WR A0 A1 RD WR CS 片内地址：A0，A1 片选： 数据总线：D0～D7 读/写信号： 复位信号：RESET 8255A的口地址及操作： 9.3 8255并行接口电路 RD WR CS A0 A1 操　　　　　　作 ０ ０ ０ １ ０ 端口Ａ→数据总线 ０ １ ０ １ ０ 端口B→数据总线 １ ０ ０ １ ０ 端口C→数据总线 ０ ０ ０ ０ １ 数据总线→端口Ａ ０ １ ０ ０ １ 数据总线→端口B １ ０ ０ ０ １ 数据总线→端口C １ １ ０ ０ １ 数据→控制寄存器 x x １ x x 数据总线三态 8255A工作方式 ： 9.3 8255并行接口电路 三种式作方式：方式０，方式１，方式２ 方式0： 无条件输入或输出方式，直接传送方式，无任何联络线。 三个端口为8位独位的输入输出接口，输出锁存，输入缓冲。 8255A工作方式 ： 9.3 8255并行接口电路 方式1 A口输入操作： PORT A 8位输入 PC4 IBF PC3 INTRA PC6,7 I/O PC5 STB INTE STB ：输入选通信号，低电平有效，A口数据锁存。 IBF：输出高电平有效，通知外设数据未取走。 INTRA：中断请求，输出高电平向CPU申请中断。 INTE：中断允许，输出高电平向CPU申请中断。 PC4 置位=1中断允许 复位=0中断禁止 PC6 PC7 按位操作，输入或输出。 方式1： 条件输出或输入，带联络线输入或输出。分为A组或B组。 PC4对外是输入信号，不受置位复位的影响。 8255A工作方式 ： 9.3 8255并行接口电路 方式1 A口输入操作： PORT A 8位输入 PC4 IBF PC3 INTRA PC6,7 I/O PC5 STB INTE STB IBF INTRA RD 外设数据 1 下降沿锁存数据到A口， IBF输出通知外设数据未取走 STB 1 2 STB 2 上升沿锁存INTR中断申请，INTE（PC4置位） 3 3 下降沿CPU读A口数据，INTR中断复位。 RD 4 4 上升沿CPU读结束，IBF复位。 可进行新一轮数据输入。 RD 8255A工作方式 ： 9.3 8255并行接口电路 方式1 B口输入操作： PORT B 8位输入 PC2 IBF PC0 INTRB PC6,7 I/O PC1 STB INTE STB ：输入选通信号，低电平有效，B口数据锁存。 IBF：输出高电平有效，通知外设数据未取走。 INTRB：中断请求，输出高电平向CPU申请中断。 INTE：中断允许，输出高电平向CPU申请中断。 PC2 置位=1中断允许 复位=0中断禁止 STB IBF INTRA RD 外设数据 1 下降沿锁