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2.4 8086/8088CPU总线时序 2.4.1 8086/088典型时序分析 一、8086存储器/IO读时序 2.4.2 8086多CPU系统读写存储器简介 2.5 80X86/Pentium微处理器 高M 低IO A19~A16 S6 ~ S3 A15 ~ 0 D15~ 0 T2状态 ① 在T2状态，地址信号消失，AD15－AD0进入高阻状态，为数据读入 作准备；而A19/S6－A16/S3及BHE/S7引脚输出状态信号S7－S3。 ② RD输出低电平信号表示读操作，数据送往数据总线。 ③ DEN信号也在T2状态变低，表示数据允许。 T3状态 在T3状态，来自MEM或I/O的数据被送到数据总线，CPU在T3状态结束时读取数据总线上的数据。 T1状态 ① M/IO信号确定CPU是要从MEM还是I/O端口读数据且一直保持到本 总线周期结束。 ② CPU在T1通过地址线输出地址，这些地址值要保持到T2状态。 ③ 地址值必须锁存，锁存信号用ALE。 ④ BHE信号也要锁存。 ⑤ DT/R输出为低电平，表示本总线周期的数据总线方向是由外向CPU 内传送数据。 第2章 80X86/Pentium 微处理器 TW状态 当系统中采用的MEM或I/O接口速度较慢，不能用最基本的总线周期 执行读操作时，系统就要根据READY信号进行采样。 如果READY为高电平，则下一个状态为正常的T4状态； 如果READY为低电平，表示数据还未有效，则下一个为插入的TW 状态，在TW状态的前沿继续采样READY信号，以决定是否还要 插入等待状态TW T4状态 在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样， 从而获得数据。 第2章 80X86/Pentium 微处理器 二、8086存贮器/IO写时序 第2章 80X86/Pentium 微处理器 三、8088访问存贮器/IO时序 ---基本同8086，有： M/IO（或IO/M）、BHE 的区别。 四、中断响应周期 向量类型 INTA CLK AD7~AD0 T1 T2 T3 T4 第 一 个 中断响应周期 T1 T2 T3 T4 第 二 个 中断响应周期 第一个周期：送INTA，表示①响应中断, ②外设取消INTR信号用。 当 ①INTR 脚为高电平，向CPU提出中断请求。 ②IF=1 则CPU在执行完当前指令后响应中断,进入中断响应时序,其中包含两个中断响应周期： 第2章 80X86/Pentium 微处理器 第二个周期：又送INTA，通知外设送中断类型码到数据线上，以 便CPU取得该中断服务程序入口地址,转入该中断服务。 五、8086/8088等待状态时序（P58 图2-27) 在任何时刻，当CPU检测到READY引脚为低电，则在T3～T4之间插入等待周期Tw，直至READY为高。 六、总线空闲周期 CPU不与MEM或I/O之间传送数据时，则不执行总线周期，BIU则不和总线打交道，此时进入总线空闲周期T。 进入总线周期之前: ① 若当前是写周期，则在总线空闲周期中，地址/数据复用脚上还会继续有驱动前一个总线周期的数据D15～D0。 ② 若当前是读周期，则在总线周期中，AD15～AD0处于高阻态。 而S6～S3保持不变，维持前一个总线周期电平。在CPU内部，EU仍在工作。 所以总线空闲周期，是CPU总线空操作，BIU对EU的等待。 第2章 80X86/Pentium 微处理器 INTA：中断响应信号，输出，低电平有效。 CPU响应外部中断后，发应答信号给请求中断的设备。 第2章 80X86/Pentium 微处理器 NMI：① 非屏蔽中断请求，输入，上升沿有效。 ② NMI 不能用软件进行屏蔽。 只要该引脚上出现一个从低到高的电脉冲就能使CPU当前 指令结束，立刻进入中断响应，自动形成中断类型2，将中断向 量表中的08H和09H单元的内容送指令寄存器IP，将0AH和0BH 单元内容送入段寄存器CS，形成非屏蔽中断服务子程序入口地 址，转去执行NMI中断处理。 CLK