第3章+FPGA+CPLD结构及应用.pptVIP

第3章　 FPGA/CPLD结构与应用 3.1 概 述 3.1 概 述 3.1 概 述 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.2 简单PLD原理 3.5 硬件测试技术 3.5 硬件测试技术 3.5 硬件测试技术 3.5 硬件测试技术 3.5 硬件测试技术 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.6 FPGA/CPLD产品概述 3.7 编程与配置 3.7 编程与配置 3.7 编程与配置 3.7 编程与配置 3.7 编程与配置 3.7 编程与配置 3.7 编程与配置 3.7 编程与配置 习题 图1.3.3的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD就可以实现更复杂逻辑。 这种基于乘积项的PLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。 表（Look-Up-Table）的原理与结构 采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。 查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 3.4 FPGA结构与工作原理 下面是一个4输入与门的例子： altera的FLEX/ACEX等芯片的结构构如下图： FLEX/ACEX的结构主要包括LAB，I/O块，RAM块（未表示出）和可编程行/列连线。在FLEX/ACEX中，一个LAB包括8个逻辑单元（LE）,每个LE包括一个LUT，一个触发器和相关的相关逻辑。LE是FLEX/ACEX芯片实现逻辑的最基本结构(altera其他系列，如APEX、CYCLONE等的结构与此基本相同，具体请参阅数据手册)。 2、查找表结构的FPGA逻辑实现原理 A,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。 该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图1.3.3所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）。 这个电路是一个很简单的例子，只需要一个LUT加上一个触发器就可以完成。对于一个LUT无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑。 选择PLD还是FPGA？ 根据上述PLD的结构和原理可以知道，PLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至20－30多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑，因此，PLD适合用于设计译码等复杂组合逻辑。 但FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，PLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于PLD。 所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。 3.5.1 内部逻辑测试 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5.2 JTAG边界扫描测试 3.5.3 嵌入式逻辑分析仪 可以在FPGA中实现一个简单的嵌入式逻辑分析仪，用来帮助设计者