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VHDL基本结构 设计实体、实体说明和结构体之间的关系 例:一个二输入门电路的VHDL描述。 Entity and_gate is Port(a：in bit; b：in bit; c：out bit); End and_gate; Architecture behave of and_gate is Begin c＝a and b; End behave; ??实体名实际上是器件名，最好根据相应的电路功能确定。如4位2进制计数器用counter4b；8位加法器用add8b；3/8译码器用ym_38。 实体名必须与文件名相同，否则无法编译。?? 实体名不能用工具库中定义好的元件名。 实体名不能用中文，也不能用数字开头。 使用类属参数说明语句易于使设计具有通用性。 ENTITY and_gate IS GENERIC（delay ：time); PORT(a：in bit; b：in bit;c：out bit); END and_gate; ARCHITECTURE behave OF and_gate IS BEGIN c＝a and b after (delay); END behave; 现在要求实现这样一个设计：