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应用指南： Virtex-4 系列 R 利用直接时钟控制技术实现存储器接口数据 采集 XAPP701 (v1.4) 2006 年 10 月 2 日 作者： Maria George 提要 本应用指南介绍了在 VirtexTM-4 器件中实现存储器接口的直接时钟控制数据采集技术。直接时 钟控制方案利用了 Virtex-4 系列所独有的某些架构特性 （例如，每个 I/O 模块 (IOB) 中均具备 一个 64-tap 的绝对延迟线）。 简介 大多数存储器接口都是源同步接口，从外部存储器器件传出的数据和时钟 / 选通脉冲是边沿对 齐的。在 Virtex-4 器件采集这一数据，需要延迟时钟 / 选通脉冲或数据。利用直接时钟控制技 术，数据经延迟，并与内部 FPGA 时钟实现中心对齐。在这个方案中，内部 FPGA 时钟采集传 出的数据。存储器传出的时钟 / 选通脉冲用于决定与数据位相关的延迟值。因此，与选通脉冲 相关的数据位的数量不受限制。由于无需将选通脉冲分配给相关数据位，所以不需要其他时钟 资源。 时钟 / 选通脉冲和数据位使用的 Virtex-4 资源是一条 64-tap 绝对延迟线。该 64-tap 绝对延迟 线可利用 IDELAY 和 IDELAYCTRL primitive 实现。时钟 / 选通脉冲和数据位均通过此 64-tap 绝对延迟线来布线。虽然选通脉冲不用于采集数据，但它用于确定数据与内部 FPGA 时钟实现 中心对齐所需的 tap 数量。以下部分将详细解释直接时钟控制技术方案的设计及实现。 选通脉冲边沿 与时钟 / 选通脉冲相关的数据位的延迟值就是内部 FPGA 时钟上升沿与时钟 / 选通脉冲中心之 检测 间的相位差。假设时钟 / 选通脉冲和数据实现了边沿对齐。要确定这个相位差，时钟 / 选通脉 冲通过 IOB 内的 64-tap 绝对延迟线输入，并利用内部 FPGA 时钟在增量 tap 输出端对其进行 采样。 要确定时钟 / 选通脉冲的中心，至少需要检测到时钟 / 选通脉冲的两个边沿或转换。检测出第 二次转换所需的 tap 数 （即第二个边沿的 tap）和检测出第一次转换所需的 tap 数 （即第一个 边沿的 tap）之差，即为时钟 / 选通脉冲宽度。这个差值的二分之一就是脉冲中心 （即脉冲中 心的 tap）。从内部 FPGA 时钟上升沿到时钟 / 选通脉冲中心之间的 tap 数，即为第一个边沿的 tap 数与脉冲中心的 tap 数之和。 © 2004–2006 Xilinx, Inc. All rights reserved. All Xilinx trademarks, registered trademarks, patents, and further disclaimers are as listed at /legal.htm. All other trademarks and registered trademarks are the property of their respective owners. All specific