2410-UCOS-FPGA实验指导书.pdfVIP

博创科技 实验二十三 基于 ARM9 的FPGA 实验 一、实验目的 1. 掌握ARM9 的存储体系结构。 2. 掌握Altera ACEX1K FPGA 的配置原理。 3. 掌握Altera ACEX1K FPGA 的基本开发流程。 4. 掌握Samsung S3C2410X （属于ARM9 体系结构）通过并行总线控制FPGA 的软、 硬件实现。 二、实验内容 通过修改LED 延时控制寄存器（LED_CONTROL ）的值，观察LED 闪烁的快慢程度。 延时的基本单位是 0.1s （在FPGA 源程序中指定，读者可自行修改、综合、编译和下载）， 向LED_CONTROL 写入n 值即得到n*0.1s 的延时（0n256 ），LED 闪烁的快慢程度即发生 变化；同时也可读取、修改相应的I/O 寄存器（FPGA_IOP1_L 等）控制FPGA 相应的I/O 管 脚状态，可借助万用表、示波器等仪器测定。 三、预备知识 1. ARM9 处理器体系结构与编程。 2. 熟悉ANSI C 语言、VHDL 或Verilog HDL 硬件描述语言。 3. 熟悉Synplicity Synplify Pro 7.3 HDL 综合软件、Altera Quartus II 3.0 PLD/FPGA 集成 开发环境、ADS1.2 的使用方法。 四、实验环境 硬件： ARM 嵌入式开发板、FPGA 扩展板、ARM920T JTAG 仿真器、PC 机（Pentium100 以上）、ByteBlasterMV 下载电缆（用于在线配置ACEX1K50 和EPC2LC20 ）。 软件： Win2k 或WinXP 操作系统、ADS1.2 集成开发环境、UpICE200 仿真器驱动程 序、超级终端通讯程序、Synplicity Synplify Pro 7.3 HDL 综合软件、Altera Quartus II 3.0 PLD/FPGA 集成开发环境。 五、实验原理 1. FPGA （Field Programable Gate Array ）简介 查找表的原理 查找表简称为LUT （Look-Up-Table ），LUT 本质上就是一个RAM 。目前FPGA 中多使 用4 输入的LUT ，所以每一个LUT 可以看成一个有4 位地址线的 16 x 1 的RAM 。当用户通 1 博创科技 过原理图或 HDL 语言描述了一个逻辑电路以后，FPGA 开发软件会自动计算逻辑电路的所 有可能的结果，并把结果事先写入 RAM ，这样，每输入一个信号进行逻辑运算就等于输入 一个地址进行查表，找出地址对应的内容，然后输出即可。 下面举一个4 输入与门的例子，如图23-1 所示。 图23-1 查找表的原理 基于查找表的FPGA 的结构 Altera FLEX/ACEX 芯片的结构如图23-2 所示。 图23-2 Altera FLEX/ACEX 芯片的内部结构 FLEX/ACEX 的结构主要包括LAB 、I/O 块、RAM 块（未表示出）和可编程行、列连线。 在FLEX/ACEX 中，一个LAB 包括8 个逻辑单元（LE ），每个LE 包括一个LUT 、一个触发 2 博创科技 器和相关的逻辑，如图23-3 所示。LE 是FLEX/ACEX 芯片实现逻辑的最基本结构。 图23-3 逻辑单元（LE ）内部结构 查找表结构的FPGA 逻辑实现原理 我们以图23-4 的电路为例。 图23-4 查找表结构的FPGA 逻辑实现原理的一个例子 A ，B ，C，D 由FPGA 芯片的管脚输入后进入可编程连线，然后作为地址线连到LUT ， LUT 中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组 合逻辑就实现了。该电路中D 触发器是直接利用LUT 后面D 触发器来实现。时钟