14电气EDA实验指导书(1).docVIP

EDA实验指导书  目 录 实验一 基于QUARTUSII图形输入电路的设计 2 实验二 含异步清零和同步使能的加法计数器的设计 5 实验三 图形和VHDL混合输入的电路设计 7 实验四 矩阵键盘接口电路的设计 10 实验五 交通灯控制电路实验 16 附图EP1K10TC100管脚图 24 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II 实验一 基于QUARTUSII图形输入电路的设计 实验目的 通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 初步了解QUARTUSII原理图输入设计的全过程。 掌握组合逻辑电路的静态测试方法。 实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入 输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用八个LED来表示3线-8线译码器的八个输出（Y0-Y7）。通过输入不同的值来观察输入的结果与3线-8线译码器的真值表（表1-1）是否一致。实验箱中的拨动开关当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。 LED灯与其对应的端口为高电平时LED就会发光，反之LED灯灭。 实验步骤 打开QUARTUSII软件，新建一个工程。 建完工程之后，再新建一个图形设计文件Schematic File。 并输入3线－8线译码器电路图1-1所示。 图1-1 设计文件的输入 编译仿真无误后，根据用户自己的要求进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。 根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起来。 如果是调用的本书提供的VHDL代码，则实验连线如下： D2-D0：编码输入端，接3个拨动开关S1-S3。 Y0-Y7：编码输出信号，接8个LED灯D1-D8。 用下载电缆将对应的sof文件加载到FPGA中。观察实验结果。 用VHDL语言设计上述3线-8线译码器，新建VHDL设计文件，输入程序如下：（其中增加了en使能输入端，低电平有效） 五、实验现象与结果 文件加载到目标器件后，拨动拨动开关，LED灯会按表1-1所示的真值表对应的点亮。 六、实验报告 1、进一步熟悉和理解QUARTUSII软件的使用方法。 2、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。 实验二 含异步清零和同步使能的加法计数器的设计 实验目的 了解二进制计数器的工作原理。 进一步熟悉QUARTUSII软件的使用方法和VHDL输入。 时钟在编程过程中的作用。 实验原理 二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下： 在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。其工作时序如图2-1所示： 图2-1 计数器的工作时序 实验内容 本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关S1表示使能端信号，用复位开关K1表示复位信号，用LED模块的D1～D4来表示计数的二进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值模拟计数器的工作时序，观察计数的结果。 实