第五章节 时序逻辑电路1.pptVIP

第五章 时序逻辑电路 1.概述 状态转换表： 由于电路每一时刻的状态都和电路的历史情况有关的缘故,所以我们有必要将在一系列时钟信号操作下电路状态转换的全部过程找出来,则电路的逻辑功能便可一目了然。 若将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算得电路次态和输出值：以得到的次态作为新的初态，和这时的输入变量取值一起，再代入状态方程和输出方程进行计算，又可得到一组新的次态和输出值。如此继续，将结果列为真值表形式，便得到状态转换表。 图5. 3.7 4位双向移位寄存器74LS194A的逻辑图 双向移位寄存器74LS194A的功能表: 用两片74LS194A接成8位双向移位寄存器: 四．移位寄存器型计数器 １．环形计数器 将移位寄存器首尾相接，即D0=Q3，在连续不断地输入时钟信号时寄存器里的数据将循环右移。 环形计数器的状态转换图： 取由1000、0100、0010和0001所组成的状态循环为所需要的有效循环，那么同时还存在着其他几种无效循环。可见，一旦脱离有效循环之后，电路将不会自动返回有效循环中去，所以此种环形计数器时不能自启动的。为确保它能正常工作，必须首先通过串行输入端或并行输入端将电路置成有效循环中的某个状态，然后再开始计数。 能自启动的环形计数器电路 状态方程： Q0n+1=Q0+Q1+Q2 Q1n+1=Q0 Q2n+1=Q1 Q3n+1=Q2 通过在输出与输入之间接入适当的反馈逻辑电路，可以将不能自启动的电路修改为能够自启动的电路。 状态转换表 电路的状态转换图 　 Q0n+1 = Q0 Q1n+1 = Q0Q1+ Q0Q1 Q2n+1 = Q0Q1Q2+ Q0Q1Q2 Q3n+1 = Q0Q1Q2Q3 + Q0Q1Q2Q3 每输入16个计数脉冲计数器工作一个循环，并在输出端Q3产生一个进位输出信号，所以又把这个电路叫十六进制计数器。 电路的状态方程： SYNCHRONOUS 4-BIT BINARY COUNTER 4位同步二进制计数器74161 4位同步二进制计数器74161的逻辑图 74161为中规模集成的4位同步二进制计数器 具有二进制加法计数功能之外,还具有预置数、保持和异步置零等附加功能。异步置零即只要RD出现低电平，触发器立即被置零，不受CP的控制。 74161的功能表如下: 还可用T′触发器构成同步二进制计数器： 需使每次计数脉冲到达时只能加到该翻转的那些触发器的CP输入端上，而不能加给那些不该翻转的触发器 使得： CP0=CP CP1=CP ? Q0 CP2=CP ? Q0Q1 CP3=CP ? Q0Q1Q2 即使: 用T′触发器构成的同步十六进制加法计数器CC4520 b). 同步二进制减法计数器： 在N位二进制减法计数器中，只有当第 i 位以下各位触发器同时为0时，再减1才能使第 i 位触发器翻转。因此可得： 用T触发器组成 用T′触发器组成 用T触发器接成的同步二进制减法计数器 同步二进制减法计数器的状态转换表 用T触发器构成的同步二进制加法计数器 用T触发器接成的同步二进制减法计数器 单时钟同步十六进制加/减计数器74LS191 有些应用场合要求计数器既能进行递增计数又能进行递减计数，这就需要做成加/减计数器。74191还具有异步预置数功能。 电路只有一个时钟信号输入端，电路的加、减由U/D的电平决定，所以称这种电路结构为单时钟结构。 74191的功能表 74191的时序图： CP0是串行时钟输出端。当C/B=1的情况下，在下一个CPI上升沿到达前CPO端有一个负脉冲输出 双时钟同步十六进制加/减计数器74LS193 加法计数脉冲和减法计数脉冲来自两个不同的脉冲源。当CPU端有计数脉冲输入时，计数器做加法计数；当CPD有计数脉冲输入时，计数器做减法计数。加到CPU和CPD上的计数脉冲在时间上应该错开。 74193也具有异步置零和预置数功能。 2. 同步十进制计数器 T0=1 T1=Q0Q3 T2=Q0Q1 T3=Q0Q1Q2+Q0Q3 Q0n+1=Q0 Q1n+1=Q0Q3Q1+Q0Q3Q1 Q2n+1=Q0Q1Q2+Q0Q1Q2 Q3n+1=(Q0Q1Q2+Q0Q3)+ (Q0Q1Q2+Q0Q3)Q3 状态方程 驱动方程 由T触发器构成，在二进制加法计数器基础上改造得到． a)．同步十进制加法计数器 　状态转换表： 电路的状态转换图 同步十进制加法计数器74LS160的逻辑图 74160的功能表与74161的功能表相同 b)．同步十进制减法计数器 从同步二进制减法计数器基础上演