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实验2逻辑门应用.ppt
数字电子技术基础实验 CMOS集成逻辑门的逻辑功能测试 集成逻辑门 组合逻辑电路的设计与测试 组合逻辑电路的设计与测试 组合逻辑电路的设计与测试 组合逻辑电路的设计与测试 6、设计一位全加器 （方法不限） * CD4012 双4输入端与非门 B A Y C 真值表 GND D A B C Q CMOS与非门不用的输入端不能悬空，应按逻辑功能的要求接高电平或低电平 1、用与非门74LS00和异或门74LS86设计一位半加器，并通过实验验证所设计的半加器。 2、用两片与非门74LS00设计一位半加器，并通过实验验证所设计的半加器。 3、用与非门74LS00和74LS20设计一个三变量的表决电路，输出信号电平与三个输入信号中的多数电平一致。 表决器 A B C L 7420-1 7400-1 7400-2 7400-3 BC AC AB L = =1 半加器 =1 =1 =1 =1 74LS86 四异或门 1 GND 4 2 VCC 3 14 8 12 6 13 10 7 11 5 9 74LS00 四2输入端与非门 1 4 2 3 6 7 5 GND 14 8 12 13 10 11 9 VCC 74LS20双4输入与非门 5.设计一位数字比较器 功能: 当 AB 时, Y1=1 当 A=B 时, Y2=1 当 AB 时, Y3=1 4、设计三变量一致电路，三个变量完全相同时，Y=1，否则Y=0。
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