数字电路与逻辑电路设计 第5章 时序逻辑电路.ppt

作 业 （2） 同步十进制可逆计数器74HC190、74HC192 74HC190、和74HC193都是十进制可逆计数器，其74HC190的管脚图、功能表与74HC191相同，而74HC192的管脚图、功能表与74HC193相同，只是进制不同，其加法计数的状态为0000~1001，减法计数为1001~0000 3． 异步计数器 （1） 异步4位二进制加法计数器74HC93 管脚图 逻辑符号 功能表 说明： 异步清零输入端，同时输入高电平时，计数器清零 时钟脉冲输入端。通过不同的接法，可构成2进制、4进制、8进制和16进制计数器 （2） 异步十进制加法计数器74HC90/290 管脚图 逻辑符号 功能表 说明： 异步清零输入端，同时输入高电平时，计数器清零 异步置9输入端，同时输入高电平时，计数器输出为1001 时钟脉冲输入端。通过不同的接法，可构成2进制、5进制、10进制计数器 5.4.4 任意进制计数器 N（N=16或N=10）进制集成计数器 M进制计数器（非16进制和非10进制） 构成 ② MN：需要多片N进制集成计数器 两种情况： ① MN：需要一片N进制集成计数器 多片集成计数器的连接方式 串行进位方式 并行进位方式 1． 两片以上N进制集成计数器的连接方式 （1）串行进位方式 串行进位方式就是几片集成N进制计数器的时钟脉冲不是接到同一外接时钟端，而是利用进位/借位输出或输出脉冲（74HC191/190）作为高位片的时钟脉冲的输入，使得高位片状态翻转，可构成进制计数器。 利用进位输出构成256进制计数器 利用输出负脉冲构成100进制计数器 （2）并行进位方式 并行进位连接方式是将各片的时钟脉冲接到一起，在同一外接时钟脉冲CLK作用下，各片的进位是由低位片的进/借位输出控制高位片的计数控制端。 利用进位输出构成同步100进制计数器 2． 反馈回零法和反馈预置数法 如利用N进制集成计数器构成M进制计数器，可利用反馈回零法和反馈预置数法实现。 （1） 反馈回零法 反馈回零法就是当计数器的状态转换到模长为M时，利用某个状态通过门电路产生清零信号，反馈到芯片的清零端。但注意有的芯片清零端为异步清零，如74HC161、74HC160等，而有的芯片为同步清零，如74HC163等 。 反馈回零法原理示意图 异步清零 同步清零 暂态 注意：初态一定为零态 （2）反馈预置数法 此方法是利用集成计数器的预置数端使得计数器跳过N-M个状态，而构成M进制计数器，与反馈回零法不同时反馈预置数法的初态不一定是0态，可以是N进制中的任意一状态 反馈预置数法原理示意图 异步预置数 暂态 同步预置数 3． M进制计数器的实现 （1） MN 【例13】根据反馈回零法利用与非门将74HC161接成13进制计数器，并画出输出端的状态转换图和时序图。 解: 时序图 1 1 0 0 注意：由时序图看出，1101为暂态，只做为回零信号，不会产生译码显示。 0 0 0 0 根据同步时序逻辑电路的设计方法，并由JK触发器实现 ①由状态转换表画出触发器次态卡诺图 ②分解得到各触发器次态卡诺图，得到电路的状态方程 多余项去掉 ③驱动方程为 ④状态转换图为 可以自启动 ⑤实现的电路为 ⑥时序图为 （2） 同步减法计数器 a. 同步二进制减法计数器(以4位同步二进制加法计数器为例) 特点：模长为16，按照减1原则计数，输出为借位输出 。 状态转换表 根据同步时序逻辑电路的设计方法（也可用观察法）得到同步四位二进制减法计数器的电路。 ①Q1为计数状态，其他触发器可结成T触发器， ②Q2是在Q1=1保持原态，Q1=0的下一个状态翻转； ③Q3的翻转是在Q2Q1=00的下一个状态翻转； ④Q4的翻转是在Q3Q2Q1=000的下一个状态翻转。 驱动方程 输出方程（进位输出）为 4位同步二进制减法计数器电路 b. 同步十进制减法计数器 同步十进制减法计数器也可在四位二进制减法计数器的基础上改进，其模长为10。 状态转换表 根据同步时序逻辑电路的设计方法，并由JK触发器实现 ①由状态转换表画出触发器次态卡诺图 ②分解得到各触发器次态卡诺图，并得到电路的状态方程 ③驱动方程为 ④状态转换图为 可以自启动 ⑤实现的电路为 2． 异步计数器 （1） 异步加法计数器 a. 异步二进制加法计数器 状态转换表 由表可以看出，若各触发器均为计数状态 ① Q1的时钟脉冲可外接CLK； ② Q2是在Q1的下降沿到来后翻转的，故其时钟脉冲可接在Q1上； ③ Q3是在Q2的下降沿到来后翻转的，其时钟脉冲可接在Q2上；