《VHDL实用教程》完整版【汉语版】八.docVIP

第 8 章 仿 真 仿真 也称模拟Simulation是对电路设计的一种间接的检测方法 对电路设 计的逻辑行为和运行功能进行模拟测试 可以获得许多对原设计进行排错 改进的信息 对于利用 VHDL 设计的大型系统 进行可靠 快速 全面的仿真测试尤为重要 对于纯硬件的电路系统 如纯模拟或数字电路系统 就无所谓仿真了 设计者对于它 们只能作直接的硬件系统测试 如果发现有问题 特别是当问题比较大或根本无法运行时 就只能全部推翻 从头开始设计 对于具有微处理器的系统 如单片机系统 可以在一定 程度上进行仿真测试 如果希望得到可靠的仿真结果 通常必须利用单片机仿真器进行硬 件仿真 以便了解软件程序对外围接口的操作情况 这类仿真耗时长 成本高 而且获得 的仿真信息不全面 因为单片机仿真主要是对软件程序的检测和排错 对于硬件系统中的 问题则难以有所作为 并且这种方法只适用于小系统的设计调试 利用 VHDL 完成的系统设计的电路规模往往达到数万 数十万 乃至数百万个等效逻 辑门构成的规模 显然 必须利用先进的仿真工具才能快速 有效地完成所必需的测试工 作 如前所述 基于 EDA 工具和 FPGA 的关于 VHDL 设计的仿真形式有多种形式 如 VHDL 行为仿真 或称 VHDL 仿真 是进行系统级仿真的有效武器 它既可以在早期对系统的设 计可行性进行评估和测试 也可以在短时间内以极低的代价对多种方案进行测试比较 系 统模拟和方案论证 以获得最佳系统设计方案 而时序仿真则可获得与实际目标器件电气 性能最为接近的设计模拟结果 但由于针对具体器件的逻辑分割和布局布线的适配过程耗时过大 不适合大系统进行 仿真 此外 硬件仿真在 VHDL 设计中也有其重要地位 因为 毕竟最后的设计必须落实 在硬件电路上 硬件仿真的工具除必须依赖 EDA 软件外 还有赖于良好的开发模型系统 和规模比较大的 SRAM 型 FPGA 器件 一项较大规模的 VHDL 系统设计的最后完成必须经历多层次的仿真测试过程 其中将 包括针对系统的 VHDL 行为仿真 分模块的时序仿真和硬件仿真 直至最后系统级的硬件 仿真 本章主要简要介绍 VHDL 仿真的基本方式和方法 时序仿真和硬件仿真可参考第 12 13 章和附录 § 8.1 VHDL 仿真 VHDL 源程序可以直接用于仿真 许多 EDA 工具还能将各种不同表述方法包括图形  的 或用 VHDL 本身表述的设计文件在综合后输出以 VHDL 表述的可用于时序仿真的文 件 这是 VHDL 的重要特性 完成 VHDL 仿真功能的软件工具称为 VHDL 仿真器 VHDL 仿真器有不同的实现方法 大致有以下两种方式 (1) 解释型仿真方式 经过编译之后 在基本保持原有描述风格的基础上生成仿真数据 在仿真时 对这些 数据进行分析 解释和执行 这种方式基本保持描述中原有的信息 便于做成交互式的 有 DEBUG 功能的模拟系统 这对用户检查 调试和修改其源程序描述提供了最大的便利 ModelSim 及 Active-VHDL 均采用这种方式 它们都可以以断点 单步等方式调试 VHDL 程序 (2) 编译型模拟方式 将源程序结构描述展开成纯行为模型 并编译成目标语言的程序设计语言如 C 语 言然后通过语言编译器编译成机器码形式的可执行文件 然后运行此执行文件实现模 拟 这种方式以最终验证一个完整电路系统的全部功能为目的 采用详细的 功能齐全的 输入激励波形 用较多的模拟周期进行模拟 VHDL 仿真的一般过程如图 8-1 所示 VHDL文本 VHDL图形 输入 翻译成文本 VHDL编译  设计库 设计库管理   VHDL仿真 仿真结果 数据和波形  图 8-1 VHDL 仿真流程 为了实现 VHDL 仿真 首先可用文本编辑器完成 VHDL 源程序的设计 但也可以利用 相应的工具以图形方式完成 近年来出现的图形化 VHDL 设计工具 可以接受逻辑结构图 状态转换图 数据流图 控制流程图及真值表等输入形式 通过配置的翻译器将这些图形 格式转换成可用于仿真的 VHDL 文本 Mentor Graphics 的 Renoir Xilinx 的 Foundation Series 以及其它一些 EDA 公司都含有将状态转换图翻译成 VHDL 文本 的设计工具 可以由图文编辑器产生的或直接由用户编辑输入的 VHDL 文本送入 VHDL 编译器进行 编译 VHDL 编译器首先对 VHDL 源文件进行语法及语义检查 然后将其转换为中间数据 格式 中间数据格式是 VHDL 源程序描述的一种内部表达形式 能够保存完整的语义信息 以及仿真器调试功能所需的各种附加信息 中间数据结果将送给设计数据库保存 设计者 可以在 VHDL 源程序中使用