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总线电路.DOC
时间 2011年春 第二周 地点 院实验中心一(院附属楼108)
教学目的
周 目的要求(分掌握、熟悉、了解三个层次)
3周 掌握总线的概念及总线数据传输的原理; 熟悉74244、74374芯片的逻辑功能; 3.?? 了解两个寄存器内数据交换的方法;
教学任务:
周 实验内容安排 作业
三周 讲解实验一:总线数据传输实验;--------*
①.总线的概念及总线数据传输的原理--------*;
②.芯片的功能及控制信号的介绍;-------*
③.举例说明本次实验方法;------*
④.实验内容3:寄存器R1、R2的数据互换,需修改电路才能完成。-------#
⑤.学生实际操作过程中出现的问题(发现问题及时讲解);-------?
发送信号的部件与接收信号的部件、 总线控制权的建立与转移等功能。
总线有单向的(AB)和双向的(DB、CB)之分。
注意:
根据总线的特性(不能同时有多个部件发送数据到总线),因此,有数据输出到总线的部件必须具有三态输出的功能,如果没有则需在其之间加一个三态门。(TRI、BTRI)
由总线的概念我们得出总线上的数据是双向的,也就是说大家在画电路图时,总线上的数据信息是用BIDIR,而不是OUTPUT。
Maxplus软件提供专门器件Bidir,用 于观察双向的总线中的数据。
1.2总线电路
经常用三态输出器件(TSL)实现总线电路
如P88,附1-3
1.3常用的TSL集成电路
如总线缓冲器、驱动器、接收器、总线收发器,还有三态输出的D触发器、D锁存器、三态输出的存储器、寄存器堆等。
2.P83图1-1原理图分析
图中BUS的位置? BUS上挂靠的器件有哪些? BUS上数据从何输入? BUS上数据如何显示?
电路中一类典型信号:-BUS后缀信号
74374与74244
2.1三态缓冲器74244
Inputs | Outputs
GN A | Y
H X | Z(高阻态):输出与输入无关,输出与输入几乎完全断开,呈现极高的阻抗。
L L | L
L H | H
74244是一个4位的双三态缓冲器。控制端口1GN、2GN低电平有效,GN为高电平时,输出处于高阻状态;GN为低电平时,输出等于输入。
注:
一般门电路的输出端只有高电平和低电子两种状态,而三态门除这两种状态之外,还有第三种状态——高阻抗状态(或禁止态)。这一待性使具有一个很重要的用途:可以实现用同一根线分时轮流传送几路不同的数字信号。例如在计算机系统中进行数据传送时,为了减少连线的数目,希望能在同一条线上分时传递若干个门电路输出的信号,这时就必须使用三态门来实现。使用三态门还可以实现数字信号的双向传输。Macrofunction: Description:
btri Active-Low Tri-State Buffer
74240 Octal Inverting Tri-State Buffer
74240B Octal Inverting Tri-State Buffer with 2 Sections
74241 Octal Tri-State Buffer
74241B Octal Tri-State Buffer with 2 Sections
74244 Octal Tri-State Buffer
74244B Octal Tri-State Buffer with 2 Sections
74365 Hex Tri-State Buffer
74366 Hex Inverting Tri-State Buffer
74367 Hex Tri-State Buffer
74368 Hex Inverting Tri-State Buffer
74465 Octal Tri-State Buffer
74466 Octal Inverting Tri-State Buffer
74467 Octal Tri-State Buffer
74468 Octal Inverting Tri-State Buffer
74540 Octal Inverting Tri-State Buffer
74541 Octal Tri-State Buffer
2.3 八位带锁存的寄存器74374
Inputs | Outputs
OEN CLK D | Q
H X X | Z
L X X | X
L L | L
L H | H
L L X | Qo
控制端口:OEN:控制寄存器内的数据输出;
实验电路图中,控制数据输入的信号LDDR1、LDDR2、LDDR3为“1”,同时CLK为上沿时,总线上的数据存入R1、R2、R3中;控制
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