实验硬件乐曲自动演奏电路设计.docVIP

验十 硬件乐曲自动演奏电路设计 实验目的：学习利用数控分频器设计硬件电子琴实验。 实验仪器：PC机，操作系统为Windows2000/xp, Quartus II 5.1 设计平台，GW48系列SOPE/EDA实验开发系统。 实验原理： 本设计乐曲选取《梁祝》中化蝶部分，其简谱如图1所示。 图1 《梁祝》中化蝶部分简谱 组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的2个基本要素，首先让我们来了解音符与频率的关系。乐曲的12平均率规定：每2个八度音(如简谱中的中音1与高音1)之间的频率相差1倍。在2个八度音之间，又可分为12个半音，每2个半音的频率比为。另外，音符A(简谱中的低音6)的频率为440Hz，音符B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音1至高音1之间每个音符的频率，如表1所示。 表1 简谱中音符与频率的关系 主系统由4个模块组成；例1-1是顶层设计文件，其内部有三个功能模块（如图2所示）：Tone.VHD(例1-2)和Speaker.VHD（例1-3）及Notetabs.VHD（例1-4）. 模块TONE是音阶发生器，当4位发声控制输入INDEX中某一位为高电平时，则对应某一音阶的数值将从端口TONE输出，作为获得该音阶的分频预置值；同时由CODE输出对应该音阶简谱的显示数码，如‘5’，并由HIGH输出指示音阶高8度显示。由例6-28可见，其语句结构只是类似与真值表的纯组合电路描述，其中的音阶分频预置值，如Tone = 1290是根据产生该音阶频率所对应的分频比获得的。 图2 硬件电子琴电路结构 模块SPEAKER中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构成，当模块SPEAKER由端口TONE获得一个2进制数后，将以此值为计数器的预置数，对端口CLK12MHZ输入的频率进行分频，之后由SPKOUT向扬声器输出发声。 模块NOTETABS，用于产生节拍控制（INDEX数据存留时间）和音阶选择信号，即在NOTETABS模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。 试完成此项设计，并在EDA实验系统上的FPGA目标器件中实现之。 5、实验内容：编译适配以上4个示例文件，给出仿真波形，最后进行下载和硬件测试实验。建议使用实验电路模式“3”（附图2-5），用短路帽选择“CLOCK9”的输入频率选择12MHz，此信号作为系统输入信号CLK12MHZ；CLK8HZ与clock2相接，接受4Hz频率；键8至键1 作为INDEX输入信号控制各音阶；选择数码管1显示琴音简谱码，发光管D1显示高8度。 6、思考题1：例1-3中的进程DelaySpkS对扬声器发声有什么影响？ 7、思考题2：电路上应该满足哪些条件，才能用数字器件直接输出的方波驱动扬声器发声？ 8、实验报告：用仿真波形和电路原理图，详细叙述硬件电子琴的工作原理及其4个VHDL文件中相关语句的功能，叙述硬件实验情况.。 附录； 【例10-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY TOP IS -- 顶层设计 PORT ( CLK12MHZ : IN STD_LOGIC; CLK8HZ : IN STD_LOGIC; CODE1 : OUT INTEGER RANGE 0 TO 15; HIGH1,SPKOUT : OUT STD_LOGIC); END; ARCHITECTURE one OF TOP IS COMPONENT Tone PORT ( Index : IN INTEGER RANGE 0 TO 15; CODE : OUT INTEGER RANGE 0 TO 15; HIGH : OUT STD_LOGIC; Tone : OUT INTEGER RANGE 0 TO 16#7FF# ); --11位2进制数 END COMPONENT; COMPONENT Speaker PORT ( clk : IN STD_LOGIC; Tone1 : IN INTEGER RANGE 0 TO 16#7FF#;