微处理器结构与设计--第15次课-2013-06-09_180601177.pdf

微处理器结构与设计 多核处理器 第15次课 2013.06.09 1 微电子学研究所李树国 考试安排和课程设计提交 • 考试安排（占50% ） – 时间：第17周，周三（6月19 日） 下午2：30－－4 ：30， – 地点：六教6A313 – 考试规则：笔试、开卷（可带计算机）、不得相互讨 论。 • 课程设计（40% ） – 提交截至时间：是6月10 日 • 作业（10%） – 提交截至时间：是6月12 日 • 请密切关注网络学堂公告 2 微电子学研究所李树国 Cache hit 小结 • 虚拟存储器是磁盘和主存储器（DRAM）之间的一 个架构 • 管理虚拟存储器具有挑战性，可采用一些技术 – Blocks就是虚拟存储器的页page，page利用了空间局部性 原理来减少miss rate – 虚拟地址与物理地址之间的映射采用页表，这样一个虚 拟页可以放在主存储器（DRAM）的任何地方 – 操作系统使用LRU及引用位选择被替换的页 • 使用write-back而不使用write-through进行磁盘写， 并且结合dirty 位。 • 虚拟存储器可以通过设置访问位来允许其它进程读 或写 • TLB作为页表的Cache，减少在主存储器（DRAM） 中寻找page table的访问次数。 4 微电子学研究所李树国 理解程序的性能 • 如果一个程序访问虚拟存储器比物理存储器还多，这个程 序就会连续地在磁盘和存储器之间不断的交换“页”，这 种现象称之为“抖动” （thrashing ）。 • “抖动” （thrashing ）是一种灾难，但很少发生。解决的 方法是增加主存，或更新程序的数据结构和算法 • 更为普通的问题是TLB miss 。因为TLB仅有32～64个表项， 可处理64 ×4KB ＝0.25MB空间，很容易产生TLB miss • 要解决诸如排序Radix sort之类的问题，需要计算机支持可 变的页长，如16KB，64KB……16MB,256MB等等，因为“ 大页”会减少TLB miss ，但又带来访存的时间增加。 5 微电子学研究所李树国 Check yourself 6 微电子学研究所李树国 存储器总结 7 微电子学研究所李树国 块放置在何处 • 有三种放置方法：直接映射，组相联，全相联 • 三种映射都可看成是组相联的变体，如下图所示 Cache中总的块数÷关联度（路数）＝set数 8 微电子学研究所李树国 Miss rate，cache size，associativity的关系 • 从1路到2路Miss rate变化明显约20 ％～30 ％ • 而从2路到4路或8路变化不大约1％～10％ • 随着cache size的逐渐增大，miss rate的变化越来越 不明显，但cache size越大其访问时间也越来越长 怎样找到一个blo