数字逻辑电路与系统设计第四章.ppt

ARCHITECTURE behavior OF bus_mux4 IS SIGNAL sel: STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN sel=ba; q=i0 WHEN sel=“00” ELSE i1 WHEN sel=“01” ELSE i2 WHEN sel=“10” ELSE i3 WHEN sel=“11” ELSE “XXXX”; END behavior; 4.5 算术运算电路 算术运算电路的核心为加法器. 4.5.1 基本加法器 1. 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加。 A B S C Σ CO 半加器逻辑符号 设: A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示 A B C S 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 真值表 S=A⊕B C=AB 逻辑方程 =1 A B S C 逻辑图 2. 全加器 在多位数相加时,除考虑本位的两个加数外,还须考虑低 位向本位的进位. 例: 1 1 0 1 加数 1 1 1 1 加数 +) 1 1 1 1 0 低位向高位的进位 1 1 1 0 0 和 实际参加一位数相加,必须有三个量,它们是: 本位加数 Ai 、Bi ； 低位向本位的进位 Ci-1 一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci 全加器电路设计： Ai Bi Ci-1 Ci Si 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 =Ai⊕Bi ⊕Ci-1 Si=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =（Ai ⊕Bi ）Ci-1+AiBi Ci= （AiBi+AiBi）Ci-1+AiBi 由两个半加器实现一个全加器 Ci-1 Si （Ai ⊕Bi） Ci-1 Σ CO Ai Bi Σ CO Ai ⊕Bi AiBi ≥1 Ci Ai Bi Si Ci Σ CO 全加器逻辑符号 Ci-1 CI 3. 串行进位加法器 当有多位数相加时,可模仿笔算,用全加器构成串行进位加法器. A3 B3 S3 C3 Σ CO CI A2 B2 S2 C2 Σ CO CI A1 B1 S1 C1 Σ CO CI A0 B0 S0 C0 Σ CO CI 四位串行进位加法器 串行进位加法器特点: 结构简单; 运算速度慢. 4.5.2 高速加法器 (1) 全并行加法器 n n n m 第 一 级 门 第 二 级 门 CO S A B 特点: 速度最快，电路复杂。 (2) 超前进位加法器 设计思想: 由两个加数,首先求得各位的进位,然后再经全 加器算出结果. 全加器的进位表达式: Ci= （AiBi+AiBi）Ci-1+AiBi =AiBi+(Ai+Bi)Ci-1 令: Gi= AiBi---进位产生项 Pi= (Ai+Bi)---进位传送项 则: Ci=Gi+PiCi-1 若两个三位二进制数相加 A=A2A1A0 B=B2B1B0 则: C0=G0 ; C1=G1+P1C0=G1+P1G0 ; C2=G2+P2C1=G2+P2G1+P2P1G0 由Pi 、Gi 并经过两级门电路就可求得进位信号C.实际实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中求进位信号的电路去除. 根据Gi 、Pi 来求进位信号C 的电路称为超前进位电路（CLA） CLA逻辑图： 3位超前进位加法器 4.5.3 通用加法器集成电路 4.5.4 加法器应用举例 1. 用4×2选1数据选择器