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fpga警告消除（FPGA warning elimination） 1、在“寄存器”“”时，在活动时钟边缘发现时钟敏感的变化 原因：矢量源文件中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑矢量源文件 2、Verilog HDL分配警告，位置截断值与大小 数字匹配目标的大小（数字 原因：在HDL设计中对目标的位数进行了设定，如：reg [4:0]一；而默认为32位，将位数裁定到合适的大小 措施：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数 3。所有到达作业data_out（10）为“0”，登记被优化 原因：经过综合器优化后，输出端口已经不起作用了 4。以下9个引脚没有GND或VCC，驱动数据端口，这个连接的变化可能改变拟合结果 原因：第9脚，空或接地或接上了电源 措施：有时候定义了输出端口，但输出端直接赋0，便会被接地，赋1”接电源如果你的设计中这些端口就是这样用的，那便可以不理会这些警告。 5。发现引脚作为定义的时钟和/或记忆使 原因：是你作为时钟的引脚没有约束信息。可以对相应的引脚做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如触发器的CLK管脚，而此管脚没有时钟约束，因此QuartusII把“时钟”作为未定义的时钟。 措施：如果CLK不是时钟，可以加“时钟”的约束；如果是，可以在时钟设置当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改：作业定时分析设置个人时钟…… 6。设备EPM570T144C5时序特点初探 原因：因为MAXII是比較新的元件在QuartusII中的時序并不是正式版的，要等服务包 措施：只影响Quartus的波形 7：警告：当前设备家族支持PLL偏移的时钟延迟分析，但未启用 措施：将设置中的时序要求和选项--设置--设置更多的时间——使时钟延迟中的改成关上 8。发现时钟的时候违反在14.8 ns的登记”|计数器| lpm_counter：count1_rtl_0 | DFFS [ 11 ]” 原因：违反了设置/保持时间，应该是后仿真，看看波形设置是否和时钟沿符合设置/保持时间 措施：在中间加个寄存器可能可以解决问题 9.warning：电路可能不operate.detected 46非操作路径的时钟偏移大于数据延迟时钟clk44时钟 原因：时钟抖动大于数据延时，当时钟很快，而如果等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现 措施：设置--选项--需要定时要求和改小一些违约，如改到50mhz 10。设计包含号码输入引脚（S）不驱动逻辑 原因：输入引脚没有驱动逻辑（驱动其他引脚），所有的输入引脚需要有输入逻辑 措施：如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动。 11。警告：发现时钟的时候违反了在节点上试验8.9ns时钟”。 原因：FF中输入的请的保持时间过短 措施：在FF中设置较高的时钟频率 12警告：在时钟路径中发现10个节点，它们可能充当纹波和/或门控时钟——节点被分析为缓冲器，导致时钟歪斜。 Reason: if you use CPLD with only one set of global clocks, another clock produced by dividing the global clock is used as a signal processing in the wiring, which cannot guarantee low clock skew (SKEW). The clock circuitry that causes work on this clock is unreliable, and even wiring problems are different. Measure: if you have FPGA chips with more than two sets of global clocks, you can solve the problem by using second global clocks as another clock. 13.Critical, Warning:, Timing, requirements, were, not, met., See, Report,, window, for, details. Reason: timing requirements are not met, Double click the Compilation Report--Time Analyzer-- measures: th