vhdl语言编程（VHDL programming language）.docVIP

vhdl语言编程（VHDL programming language） 3-8译码器 图书馆的IEEE； 使用ieee.std_logic_1164.all； decode38是实体 （A，B，C口，G1，G2，G2B：在std_logic； Y：出std_logic_vector（7到0））； 最终实体decode38； 建筑前decode38是 信号数据：std_logic_vector（2到0）； 开始 数据 = C和B ； 过程（数据，G1，G2，G2B） 开始 如果（G1和G2 = =’‘0’和G2B =“0”）然后 案例数据是 当“000”= y =“1111111 - 0”时； 当“001”= y =“111111 - 01”时； 当“010”= y =“11111 - 011”时； 当“011”= y =； 当“100”= y =； 当“101”= y =； 当“110”= y =； 当“111”= y =； 当别人= =“xxxxxxxx”Y； 案例； 其他的 y＝； 最后如果； 结束进程； 终端架构； 六十进制计数器源程序 图书馆的IEEE； 使用ieee.std_logic_1164.all； 使用ieee.std_logic_unsigned.all； cnt60是实体 端口（CLK，RST，恩：在std_logic； CQ：出std_logic_vector（7到0）； 法院：出std_logic）； 最后cnt60； cnt60架构的行为是 开始 进程（CLK，RST，EN） 变量：std_logic_vector CQI（7到0）； 开始 如果RST = 1”然后CQI：=（别人= 0）； elsif clkevent和时钟= 1”然后 如果恩= 1”然后 如果CQI＜59然后CQI：= CQI + 1； 其他：=（别人= CQI 0）； 最后如果； 最后如果； 最后如果； 如果CQI = 59然后cout = 1”； 其他法院 = 0”； 最后如果； 重庆= CQI； 结束进程； 端行为 二十四进制 图书馆的IEEE； 使用ieee.std_logic_1164.all； 使用ieee.std_logic_unsigned.all； count24是实体 端口（CLK：在std_logic； clock1_out，clock10_out：出std_logic_vector（3到0））； 最后count24； 建筑的count24 RT1是 信号时钟1，clock10：std_logic_vector（3到0）； 开始 进程（CLK） 开始 如果（clkevent和时钟= 1”）然后 如果（clock10 =“0000”和“1001”后时钟1 =） clock10 =“0001”；时钟1 =“0000”； elsif（clock10 =“0001”和“1001”后时钟1 =） clock10 =“0010”；时钟1 =“0000”； elsif（clock10 =“0010”和“0011”后时钟1 =） clock10 =“0000”；时钟1 =“0000”； 其他的 时钟1 =时钟1 + 1； 最后如果； 最后如果； clock1_out =时钟1； clock10_out = clock10； 结束进程； 最后1； 四选一电路 图书馆的IEEE； 使用ieee.std_logic_1164.all； mux44是实体 端口（I0，I1，I2，I3，A，B：在std_logic； 问：出std_logic）； 最后mux44； 建筑mux44是AA 信号选择：std_logic_vector（1到0）； 开始 选择； Q = I0当SEL =“00”的人 I1当SEL =“01”人 当SEL =“10”其他 I3当SEL =“11”； 最后AA 2输入与非门电路 图书馆的IEEE； 使用ieee.std_logic_1164.all； 实体1 端口（A、B：在std_logic； Y：出std_logic）； 最后1； 对建筑nand2pp是1 开始 y =； 最后nand2pp； 2输入或非门 图书馆的IEEE； 使用ieee.std_logic_1164.all； 实体NOR2 端口（A、B：在std_logic； Y：出std_logic）； 结束持续存在使之得以长期； 建筑的持续存在使之得以长期nor_behave是 开始 y = a或b； 最后nor_behave； 3 2输入异或门电路例 图书馆的IEEE； 使用ieee.std_logic_1