章数字VLSI系统设计基础.ppt

5. 设计规则检查(DRC)和一致性(LVS)检查 PLD的分类 按照“与阵列”、“或阵列”和“输出电路”是否可编程， PLD分成4类: 1）PROM(Programmable ROM)： 可编程只读存储器； 2）PLA(Programmable Logic Array)： 可编程逻辑阵列； 3）PAL(Programmable Array Logic)： 可编程阵列逻辑； 4）GAL(Generic Array Logic)： 通用阵列逻辑； PROM阵列结构 “或阵列”用作存储矩阵，“与阵列”用作译码器。 假设使用的是TSMC公司的制造技术，TSMC公司有一套0.35?mCMOS工艺TSMC35， TSMC35就是目标工艺。 优化后的电路的内部结果必须用TSMC35 工艺中提供的单元完成门级设计，这就是工艺映射。 完成的门级网表要符合时序、面积和功耗等约束条件。 5.工艺库 工艺库包含了众多的库单元。 标准单元库和工艺库是相互独立的，可 以交互使用。 在建单元库时，TSMC公司确定功能 范围，然后提供库单元。 库单元有基本逻辑门、加法器，ALU、 选择器和触发器等单元。 库单元的物理版图完成之后，每块单元 的面积就可计算出来。同时需要对每个 单元的时序和功耗特征进行建模，这个 过程称为单元标准化。 工艺库(续) 最后，每个单元以逻辑综合工具能够 理解的格式表示。 单元描述应该包括如下信息： 单元的功能， 单元版图的面积， 单元的时序信息， 单元的功耗信息。 这些单元的集合就是工艺库。逻辑综合 工具利用这样的单元完成设计。 工艺库中单元的好坏直接影响综合结果 的好坏。如果工艺库中单元的选择受到 限制，逻辑综合工具在对时序、面积和 功耗进行优化时就同样受到限制。 6.设计约束条件 1) 时序—电路必须满足时序的要求， 由一个内部的时钟分析程序检验时序 是否正确； 2) 面积—最终版图的面积不应超过某 个特定值； 3) 功耗—电路的功耗不应超过某个阈 值 总的说来，时序和面积是相互制约的。 为了得到更快的电路，必须采用并行电路 结构进行并行处理，那么整个电路的面积 就要增大； 为了缩小面积，设计者就可能要牺牲电路 速度。 设计约束条件（续） 时序和面积的关系： 工作环境因素如输入输出延迟、驱动能力和带负载能力也会影响目标工艺的优化。 为了保证在特定的环境下优化，环境数据必须输入到逻辑综合工具中。 7.最优化的门级描述 在工艺映射完成之后，就生成了以目标工艺库单元表示的优化门级网表。 如果结果网表满足设计约束条件，则将被送至TSMC公司制作版图。 寻求满足设计约束条件的网表是个反复迭代的过程。在这个过程中，常常需要重新修改RTL代码。 TSMC公司根据网表进行布局布线，制作版图，再做时序检查，以验证电路是否满足时序要求。 如果一切正常，TSMC公司开始制作芯片。 最优化的门级描述 在逻辑综合过程中有三点需要注意： 对于非常高速的电路，厂家的工艺库很难满足设计要求。设计者需要从厂家得到更细致的制造工艺信息。 翻译、逻辑优化和工艺映射是在逻辑工具内部完成的，一旦工艺确定，设计者只能控制RTL描述和设计约束条件。 进行逻辑综合时，书写高效的RTL描述、正确定义设计约束条件、计算设计折衷点和利用好的工艺库对于生成最优化数字电路是非常重要的。 对于深亚微米设计，连线延迟占主导地位。逻辑综合工具在RTL级设计时需要和物理综合紧密结合。新的趋势是逻辑和物理的综合的融合。(Synopsys) 一个从RTL级到门级转化的实例 一个4位比较器: 两个4位输入信号A和B，不出现