Models及im教案.pptx

ModelSimModelSim 仿真工具由Model技术公司开发工业上最通用的仿真器之一可在Verilog 和 VHDL仿真OEM版本允许Verilog仿真 或者 VHDL 仿真ModelSim 产品ModelSim/VHDL 或者ModelSim/VerilogOEM ModelSim/LNL许可 Verilog 或者 VHDL，但是不同时许可ModelSim/PLUS设计者能立刻混合仿真Verilog 和 VHDLModelSim/SE首要的版本PLUS的所有功能连同附加功能 ModelSim 功能提供完全的标准‘87 VHDL‘93 VHDLIEEE 1364-’95 VerilogSDF 1.0 - 3.0VITAL 2.2bVITAL ‘95易用的界面通用的平台用ModelSim仿真课程安排基本的仿真步骤用户界面功能仿真Quartus输出仿真文件时序仿真Model 技术公司的 ModelSimsource源窗口main主窗口:structure结构窗口Wavelist波形和列表窗口process处理窗口:Signalvariable信号和变量窗口dataflow数据流窗口ModelSim实现方法交互式的命令行 (Cmd)唯一的界面是控制台的命令行, 没有用户界面用户界面 (UI)能接受菜单输入和命令行输入课程主要讨论批处理模式从DOS或UNIX命令行运行批处理文件不讨论基本仿真步骤1 ? 建立库2 ? 映射库到物理目录3 ? 编译源代码 - 所有的HDL代码必须被编译 - Verilog和VHDL是不同的4 ? 启动仿真器5 ? 执行仿真1 ? 建立ModelSim库UI) 从主菜单里面: Design - Create a New LibraryCmd) 从main, 记录窗口: ModelSim vlib 库名ModelSim 库包含编译设计单元的目录VHDL 和 Verilog 都被编译到库里两个类型Working (缺省值 work)包含当前被编译的设计单元编译前必须建立一个working库每个编译只允许一个Resource包含能被当前编译引用的设计单元在编译期间允许多个VHDL库能通过LIBRARY和USE子句引用ModelSim 设计单元主要在一个特定的库中必须有唯一的名字VHDLEntities(实体)Package Declarations(包声明)Configurations(结构)VerilogModules(模块)User Defined Primitives (用户定义原语)次要在相同的库里单元可以用一个普通名称VHDLArchitectures(体系)Package bodiesVerilog没有次要单元VHDL 预先确定库VHDLLibrary std 包含packages standard 和 textio这些packages初学者不要去修改IEEEpure包含唯一IEEE 认可的 std_logic_1164 packages用于仿真加速IEEE包含预编译的Synopsys和IEEE 算法包给std_logic的基本类型用于仿真加速vlib library_name 命令建立库缺省值是 worklibrary_name_info_lockany_verilog_moduleany_vhdl_unit_primary.dat_primary.vhdverilog.asm_primary.datarch_name.datarch_name.asmWhere_primary.dat - Verilog module 或 VHDL entity的编码格式_primary.vhd - Verilog 端口的VHDL entity陈述 arch_name.dat - VHDL体系的编码格式verilog.asm 和 arch_name.asm – 执行代码文件建立库(UI)选择 a new library only 和输入库名这个命令在局部目录建立一个库子目录- vlib lpm_sim映射逻辑库名必须映射一个逻辑库名到库路径(定位)在库路径里的文件必须已经被编译支持相对的, 绝对的, 和软件路径名需要库在工作目录里没有定位用vmap命令2 ? 映射逻辑库名语法: vmap logical_name directory_pathUI) 从主菜单: Design - Browse Libraries Design - Create a New LibraryCmd) 从主体的记录窗口: ModelSim vmap my_work c:/my_design/my_lib 映射现有的库(UI)选择 a map to an existing library 和输入库名用这个命令可映射一