SDRAMDDR解读.pptx

SDRAMDDR;SDRAM篇;逻辑Bank（L-Bank） SDRAM的内部是一个存储阵列，一个阵列就如同一张表格，然后这个表格由行和列来确定一个存储单元。这一张表格就是一个逻辑Bank（Logical Bank简称L-Bank）。 现在一般的SDRAM有4个L-Bank ;芯片位宽 经常听到说4bit、8bit、16bit的内存颗粒，这就是内存芯片的数据位宽。 体现在接口上就是DQ数据总线的位数。 具体指：一个存储单元的里存放的数据量，4bit位宽表示一个L-Bank里的一个存储单元内容是个4bit的数据。;SDRAM外部管脚;SDRAM芯片内部组织结构;SDRAM芯片初始化 SDRAM芯片内部还有一个逻辑控制单元，并且有一个模式寄存器为其提供控制参数。 初始化就是对控制逻辑核心进行初始化。 ;SDRAM读写 先给行地址，再同时给列地址和读写命令 CPU如果是写SDRAM，则在给列地址时，同时给数据 CPU如果是读SDRAM，在给列地址后，等待一会儿，从数据线上读取数据 行有效;列有效（列读写） 在SDRAM中，行地址与列地址线是共用的 WE#写状态信号，有效时为写信号，WE#无效时，就是读取命令;SDRAM基本操作命令;tRCD 参数定义 在发送列读写命令时必须要与行有效命令有一个间隔，RAS to CAS Delay（RAS至CAS延迟） 是根据芯片存储阵列电子元件响应时间（从一种状态到另一种状态变化的过程）所制定的延迟。 广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期;SDRAM的读 CL（CAS Latency，CAS潜伏期）：从CAS与读取命令发出到第一笔数据输出的这段时间，以为时钟周期数为单位。 存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性 要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较以进行逻辑电平的判断） 数据被触发后，经过一定的驱动时间才最终传向数据I/O总线进行输出可读，这时间是tAC（Access Time from CLK，时钟触发后的访问时间） tAC的单位是ns，对于不同的频率各有不同的明确规定，但必须要小于一个时钟周期，否则会因访问时过长而使效率降低。;CL（CAS潜伏期）与tAC（时钟触发后访问时间）;SDRAM的写 数据写入的操作也是在tRCD之后进行，但此时没有了CL;突发长度 突发（Burst）是指在同一??中相邻的存储单元连续进行数据传输的方式，连续（列）的数量就是突发长度（Burst Lengths，简称BL）;SDRAM芯片的预充电与刷新;刷新 DRAM要不断进行刷新（Refresh）才能保留住数据 与预充电中重写的操作一样，都是用S-AMP先读再写 刷新速度就是：行数量/64ms 刷新操作分为两种：自动刷新（Auto Refresh，简称AR）与自刷新（Self Refresh，简称SR） AR在刷新过程中，所有L-Bank都停止工作，而每次刷新所占用的时间为9个时钟周期（PC133标准），之后就可进入正常的工作状态、 SR则主要用于休眠模式低功耗状态下的数据保存 ;数据掩码 为了屏蔽不需要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM）技术 在读取时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽 对于4bit位宽芯片，两个芯片共用一个DQM信号线，对于8bit位宽芯片，一个芯片占用一个DQM信号，而对于16bit位宽芯片，则需要两个DQM引脚。 SDRAM官方规定，在读取时DQM发出两个时钟周期后生效，而在写入时，DQM与写入命令一样是立即成效。 ;SDRAM的结构、时序与性能的关系;三种寻址可能 PH：Page Hit，页命中；要寻址的行与L-Bank是空闲的，也就是说该L-Bank的所有行是关闭的，此时可直接发送行有效命令，数据读取前的总耗时为tRCD+CL PFH：Page Fast Hit，页快速命中；要寻址的行正好是前一个操作的工作行，行已经处于选通有效状态，直接发送列寻址命令，数据读取前的总耗时仅为CL PM：Page Miss，页错失；要寻址的行所在的L-Bank中已经有一个行处于活动状态（未关闭），这种现象就被称作寻址冲突，此时就必须要进行预充电，再对新行发送行有效命令。耗时就是tRP+tRCD+CL。 PFH是最理想的寻址情况，PM则是最糟糕的寻址情况 各自机率：PHR——PH Rate、PFDR——PFH Rate、PMR——PM Rate;DDR SDRAM;DDR的基本原理 DDR SDRAM读操作时序图 ;DDR内存芯片的内部结构图;差分时钟 CK#的作用，并不能理解为第二个触发时钟,而是起到触发时钟校准的作用;