Anello适用於64核心之多核心互联网路之可合成Verilog设计.PDFVIP

先進工程學刊第七卷 第四期 193 Journal of Advanced Engineering Vol. 7, No. 4, pp. 193-202 / October 2012 Anello ：適用於64 核心之多核心互聯網路之可合成Verilog設計 Anello: a New Multicore Interconnection Network for 64-cores Architecture by Using Synthesizable Verilog HDL * 朱守禮 李耕學吳庭萱 * Slo-Li Chu , Geng-Siao Li, Ting-Xuan Wu 摘要 近年來，由於電腦系統吞吐量的需求快速增加，使得多核心系統所包含的核 心數量也隨之快速增長，致使核心間互聯網路複雜度增加，進而拉長了核心間的 傳輸延遲。因此，多核心架構之互連網路設計即成為影響效能的主要因素。有鑑 於此，本論文提出一個適用於64 核心多核心架構的新式互聯網路，稱為Anello 。 Anello 以環狀互聯網路為設計基礎，加上Cluster概念，將存取分為內部與外部兩 種。系統以環狀互聯網路連接 16個 Clusters ，每個Cluster連接一個 Forwarder 、 一個AGENT 、四個處理器及一個記憶體，因此當核心數量擴充時，將可以四倍數 成長。本研究使用RTL Verilog實現 16 Cores的 Anello 互連網路，並以Mentor Graphics ModelSim Verilog模擬器模擬設計之功能性、並以 Novas nLint 進行可合 成設計之語法校正。在使用Synopsys Design Compiler ，並以TSMC 0.13 μm 製程 技術合成後，Anello 之工作頻率可達到 400 MHz 。 關鍵詞 ：多核心處理器，晶片網路，環狀拓樸，互連網路 Abstract The continuous growing in the throughput requirement from modern computer makes more cores integrated into multicore chips. The latency to transfer delay from inter-core communication in these systems is dramatically increased due to the complexity of interconnection network. In this paper, a novel interconnection network, Anello, is proposed to solve the above problem. Anello adopts Ring structure and Cluster structure as the