Nymph以可合成VerilogHDL设计之新型32核心多处理器.PDFVIP

先進工程學刊第六卷 第四期 277 Journal of Advanced Engineering Vol. 6, No. 4, pp. 277-286 / October 2011 Nymph ：以可合成Verilog HDL設計之新型 32 核心多處理器 Nymph: A Novel 32-Cores Multicore Processor Designed by Synthesizable Verilog HDL * 朱守禮 許詔傑 李耕學 * Slo-Li Chu , Chao-Chieh Hsu, Geng-Siao Li 摘要 現今高階電腦系統內都需要有一高效能處理器，用以快速完成使用者所下達 任務。以往提高處理器效能的方法，主要是以製程技術以及深度管線化，提升處 理器工作頻率。然而高工作頻率亦帶來難以解決的散熱問題。因此近年來，高效 能處理器的設計重點，已從提高單一程式執行效率，轉向提高系統總產出量。其 中多核心處理器就是一種可行方案，也就是以更多處理器做更多的任務，達到高 產出量。本論文設計了一多核心處理器架構，名為 Nymph ，其中包含了單核心處 理器的實現，以及串連 32個處理器的互聯網路，並實際以 DSPstone Benchmark 驗證其功能正確性，更進一步探討其效能增益與瓶頸。 Nymph 多核心架構內部包含32顆以 MIPS指令集架構為基礎的處理器，整合 8個記憶體模組，構成一共享記憶體的架構。為求面積成本與傳輸效率間的平衡， 互聯網路由 8x8 Crossbar 與 Bus 組合而成；整個系統以 Crossbar連接八個 Cluster ， 而 Cluster內部透過 Bus 溝通，每個 Cluster包含四個核心及一個記憶體。本論文 所提及之架構，均以 RTL Verilog實現。為能繼續進行後續的晶片開發，除了完 成模型的製作之外，更著重使其能符合 Verilog可合成設計的準則。設計完成後， 進行架構的 Verilog模擬，根據模擬結果，相較於單核心處理器，本多核心架構最 高可達到 18倍的效能。 關鍵詞 ：MIPS處理器 ，多核心處理器 ，匯流排 ，互聯網路 Abstract A high performance processor is necessary in the modern computer system to accomplish the complex missions of users. The major techniques to improving processor’s working frequency for high performance come from advancing semiconducto