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J I A N G S U U N I V E R S I T Y 多功能数字钟设计报告 学院名称： 计算机学院 专业班级： 通信工程0902 学生姓名： 宗慧 学生学号： 3090601035 2011年7月2日 一．设计目的 ㈠拥有正常的时、分、秒计时功能。 ㈡能利用实验板上的按键实现校时、校分及秒清零功能。 ㈢能利用实验板上的扬声器做整点报时。 ㈣在MAXPLUSⅡ中采用层次化设计方法进行设计。 ㈤完成所有电路设计后在实验板上下载，验证设计课题的正确性。 二．设计方案 将整个系统分为5个模块来实现，分别是计时模块，校时模块，整点报时模块，分频模块，动态显示模块。 ㈠计时模块 用VHDL语言书写出10进制计数器，将十进制计数器改装成24和60进制的计数器，使用一个24进制和两个60进制计数器级联，构成数字钟的基本框架。24进制计数器用于计时，60进制计数器用于计分和计秒。只要给秒计时器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计数器的进位作为计数脉冲。 ㈡校时模块 该模块要求实现校时，校分，校秒以及清零的功能。 按下校时键，小时计数器迅速递增以调制到所需要的小时位。 按下校分键，分计数器迅速递增以调制到所需要的分位。 按下清零键，将秒计数器清零。 可以选择实验板上的3个脉冲按键进行锁定。 要求按键均不产生数字跳变，因此须对“校时”、“校分”进行消抖处理。 ㈢整点报时模块 该模块功能要求是：计时到59分50秒时，每两秒一次低音报时，整点时进行高音报时，可以将报时信号接到实验板上的扬声器输出。而以不同频率的脉冲信号区分高低音报时。比如可用500HZ信号进行低音报时信号。 进行报时的条件是计数器计数至所要求的时间点，因而需要实现一个比较模块，将分计数器和秒计数器的输出连接至比较模块输入端完成比较过程。 ㈣分频模块 在本系统中需要用到多种不同频率的脉冲信号，上至高音报时信号，下至1HZ的计秒脉冲。所有这些脉冲信号均可以通过一个基准频率分频器生成。基准频率分频器就是一个进制很大的计数器，利用计数器的分频功能，从不同的输出端得到所需要的脉冲信号。 ㈤动态显示模块 时间的显示器需要用到6个数码管，如果实验板上可用静态显示数码管有6个或者以上则很容易实现显示，只需要将小时的高位到秒低位共六组输出按顺序锁定到6个数码管上即可。但如果资源不足，则无法完整的显示6位时间，在这种情况下，需采用动态扫描的方式实现时间显示。 在动态方式下，所有的数码管对应同一组七段码，每一个数码管由一个选择段控制点亮或熄灭，如果全部点亮，则都显示相同的数字。若要实现的6位不同时间的显示，则需要利用认得视觉缺陷。 具体来讲，可以在6个不同的时间段分别将每组时间经过7段译码后输出到6个数码管，当某一组时间的7段码到达时，只点亮对应的位子上的数码管，显示相应的数字；下一个循环将相邻一组时间的七段码送至数码管，同样点亮对应位子上的数码管，6次一个循环，形成扫描序列。只要扫描频率超过人眼的视觉暂留频率，就可以达到点亮单个数码管，却能享有6个同时显示的效果，人眼辨别不出来，而且扫描频率越高，显示越稳定。 三．设计过程 1.用VHDL语言编写十进制计数器。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ls160 is port( data:in std_logic_vector(3 downto 0); clk,ld,p,t,clr:in std_logic; count:buffer std_logic_vector(3 downto 0); tc:out std_logic); end ls160; architecture behavior of ls160 is begin tc=1when(count=1001and p=1and t=1and ld=1and clr=1)else0; cale: process(clk,clr,p,t,ld)begin if(rising_edge(clk))then if(clr=1)then if(ld=1)then if(p=1)then if(t=1)then if(count=1001)then count=0000; else count