用户自定义元件UDP.pdfVIP

可编程逻辑器件及其应用 用户自定义元件(UDP) 第4章 用户自定义元件(UDP) 4.1 UDP的定义 4.2 组合逻辑电路UDP 4.3 时序逻辑电路UDP 4.1 UDP的定义 Verilog HDL语言提供了一种扩展基元的方法，允许用户自 己定义元件 （User Defined Primitives ，UDP ）。通过UDP ，可以把一块组合逻辑电路或时序逻辑电路封装在一个 UDP 内，并把这个UDP作为一个基本门元件来使用。需要 注意的是，UDP是不能综合的，只能用来仿真。 4.1 UDP的定义 UDP 的定义是由一个独立的定义模块构成的，该模块由 关键词“primitive”和“endprimitive”界定。 UDP定义模块的语法格式如下： primitive 元件名称 (输出端口名，输入端