第二讲 Verilog语法的基本概念.pdf

TJIC 第二讲 Verilog语法的基本概念 - 模块与测试 一、概述：Verilog HDL 的应用 Verilog HDL是一种用于数字逻辑电路设计的语言: - 用Verilog HDL描述的电路设计就是该电路的Verilog HDL 模型。 - Verilog HDL 既是一种行为描述的语言也是一种结构描述 的语言。 这也就是说，既可以用电路的功能描述也可以用元器件和它 们之间的连接来建立所设计电路的Verilog HDL模型。 Verilog模型可以是实际电路的不同级别的抽象。这些抽 象的级别和它们对应的模型类型共有以下五种： Verilog HDL 的应用 • 系统级(system): 用高级语言结构实现设计模块的外 部性能的模 • 算法级(algorithmic): 用高级语言结构实现设计算法 的模型。 • RTL级(Register Transfer Level): 描述数据在寄存 器之间流动和如何处理这些数据的模型。 • 门级(gate-level): 描述逻辑门以及逻辑门之间的连 接的模型。 • 开关级(switch-level): 描述器件中三极管和储存节 点以及它们之间连接的模型。 VerilogHDL的抽象级别 系统级算法级 寄存器传输级 门级 开关级 Model的抽象层次 Behavioral Models (function only) Abstract if enable is true Models for (i=0; i=15; i=i+1) RTL Models (Register Transfer Level) always @ (posedge clock) result_register=a+b+carry; Gate Level Models (function+structure) o Switch Level Models (function+structure) Detailed models Verilog HDL 的应用  Verilog HDL的构造性语句可以精确地建立信号的 模型。这是因为在Verilog HDL中，提供了延迟和输出 强度的原语来建立精确程度很高的信号模型。信号值 可以有不同的的强度，可以通过设定宽范围的模糊值 来降低不确定条件的影响。 Verilog HDL 的应用  Verilog HDL作为一种高级的硬件描述编程语言，有着 类似C语言的风格。其中有许多语句如：if语句、case语 句等和C语言中的对应语句十分相似。  如果已经掌握C语言编程的基础，那么学习 Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方 面着重理解，并加强上机练习就能很好地掌握它，利用它 的强大功能来设计复杂的数字逻辑电路。 Verilog HDL 的应用 