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HDL实验-陈功勋-3100100681-实验7
实验报告
课程名称：___ Verilog-HDL实验7 __指导老师：________________成绩：__________________
实验名称：___ _乘法程序设计 ____实验类型：________________同组学生姓名：__________
一、实验目的和要求（必填） 二、实验内容和原理（必填）
三、主要仪器设备（必填） 四、操作方法和实验步骤
五、实验数据记录和处理 六、实验结果与分析（必填）
七、讨论、心得
实验目的和要求
饮料机模型
主要仪器设备
Modelsim软件
操作方法和实验步骤
Sell555
module sell555
(output reg reset,clock);
initial
reset=0;
always
#40 reset=1;
initial
clock=1;
always
#5 clock=~clock;
endmodule
sellmain模块代码：
module sellmain
(input clock,reset,
input one_yuan_in,five_jiao_in,
output reg beverage,five_jiao_o,
output reg [2:0] c_state,n_state);
always@(posedge clock)
c_state=n_state;
always@(*)
begin
if(reset)
case(c_state)
3b000:
begin
if(one_yuan_in)
n_state=3b010;
if(five_jiao_in)
n_state=3b001;
end
3b001:
begin
if(one_yuan_in)
n_state=3b011;
if(five_jiao_in)
n_state=3b010;
end
3b010:
begin
if(one_yuan_in)
n_state=3b100;
if(five_jiao_in)
n_state=3b011;
end
3b011:
begin
if(one_yuan_in)
n_state=3b101;
if(five_jiao_in)
n_state=3b100;
end
3b100:
begin
if(one_yuan_in)
n_state=3b110;
if(five_jiao_in)
n_state=3b101;
end
3b101:
n_state=3b000;
3b110:
n_state=3b000;
default
n_state=c_state;
endcase
else
begin
n_state=3b000;
end
end
always@(*)
begin
if(reset)
case(c_state)
3b110:
begin
beverage =1;
five_jiao_o =1;
end
3b101:
begin
beverage =1;
five_jiao_o=1;
end
default:
begin
beverage=0;
five_jiao_o=0;
end
endcase
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