时序仿真.PPT

* * 3.读入设计文件2/3 * */78 read 方式下,一次只能读入一个文件，要采取自下而上的方式。 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 3.读入设计文件3/3 read -format verilog [list /xxx/rtl/fsk_modulator.v] read -format verilog [list /xxx/rtl/top_pad.v] * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 4.添加约束 * */78 工作温度条件 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 4.添加约束 set_operating_conditions \ -min_library scc40nll_hs_rvt_ff_v1p21_-40c_basic \ -min ff_v1p21_-40c \ -max_library scc40nll_hs_rvt_ss_v0p99_125c_basic \ -max ss_v0p99_125c \ -analysis_type bc_wc * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 4.设置负载 打开电路图，选中要设置负载的输出管脚。 set_load 5 [all_outputs] * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 4.创建时钟 * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 4.创建时钟 create_clock -name clk -period 15 \ -waveform [list 0 7.5] clk_pad set_clock_latency 1.0 [all_clocks] set_clock_uncertainty -setup 1.0 clk set_clock_uncertainty -hold 0.5 clk set_clock_transition 1 [get_clocks clk] set_dont_touch_network [list clk_pad] * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 5.综合 compile * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 综合前后电路结构比较 * */78 综合前 综合后 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 6.时序报告 report_timing -delay max report_timing -delay min * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 7.文件导出 top_pad.sv和top_pad.sdc提供给布局布线工具去做后端。 在启动软件的目录里面创建netlist目录 命令:mkdir netlist（在Terminal里面输入，不是软件命令窗口） 导出.sv文件到netlist目录： 1）change_names -hierarchy -rules verilog 2）write -format verilog -hierarchy -output ./netlist/top_pad.sv （在软件的命令栏输入，不是在Terminal里） 在启动软件的目录里面创建sdc目录命令：mkdir sdc （在Terminal里面输入，不是软件命令窗口） 导出.sdc文件到sdc目录：write_sdc ./sdc/top_pad.sdc（在软件的命令栏输入，不是在Terminal里） top_pad.sdf文件是延迟文件，做时序仿真用。 在启动软件的目录里面创建sdf目录 命令:mkdir sdf 导出.sdf文件到sdf 目录里： write_sdf -version 2.1 ./sdf/top_pad.sdf * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 * */78 三、 时序仿真 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 主要内容 时序仿真概念 时序仿真方法 * */78 一、FPGA硬件验证 二、逻辑综合 三、时序仿真 时序仿真概念 功能仿真：不包含延时信息，只关注实现功能的理想条件下的仿真。 时序仿真：带有延迟信息的仿真，主要是看时序和功能是否同时满足。 延时主要包括：cell delay和net delay 不同于静态时序分析(STA)。 含延时的动态仿真既能验证设计的功能，也能验证设计的