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低延遲變異之近臨界電壓CMOS電路分析與設計 指導教授：魏一勤 博士 研究生：陳永勝 2015-1-14 研究背景和動機 電子產品的體積不斷減小，電池容量受到限制，低功 耗設計成為當前必須面對的挑戰 兩種主要的解決方法： 1.工藝的改進（Tri-gate) ，技術還不成熟 2.低電壓的設計（NTV) ，性能受製程變異影響太嚴重 2015-1-14 論文中降低製程變異影響的三種方法 增加關鍵路徑 訊號共接技術 調整電晶體寬度 2015-1-14 運用所提方法的全加器 2015-1-14 增加關鍵路徑  目標：降低輸出至下一級的變異 方式：在區塊電路輸入信號的主要路徑旁，依據 輸入數目，新增一條或多條關鍵路徑 2015-1-14 運用所提方法的全加器 2015-1-14 增加關鍵路徑 原理：上一級輸出的訊號較平均的抵達主要電路 2015-1-14 訊號共接 理念：平均製程漂移 2015-1-14 調整電晶體的尺寸 適當調整電晶體的尺寸 1. 寬度保持不變（等比例的降低當個電晶體的寬度） 2.適當增加L （短通道效應） 降低硬件成本 2015-1-14 超低功率并具有支撐變異意識之電路與 儲存元件設計 指導教授：羅賢君 研究生：邱瀝毅 超低功率并具有支撐變異意識之電路與 儲存元件設計 1.提出一個有效而起適應性的最低可操作電壓的計算 ，使得最低可操作 電壓可以根據實際製程和環境變異而調整 2.提出一個多功能的變異控制設計 ，並且大幅度降低這種控制所需要消 耗的功率(ABB) 3.提出一個能工作在超低電壓、具備製程變異容忍的記憶體 ，此記憶體 中的新型電路能有效降低因為隨機製程變異所造成的讀取錯誤率 4.低電壓下的LC’S的探究