EDA技术及应用教程赵全利第4章用VHDL程序实现常用逻辑电路.pptVIP

第四章 用VHDL程序实现常用逻辑电路 4.1 组合逻辑电路设计 1 基本逻辑门 基本逻辑门电路有与门、或门、非门、与非门、异或门和异或非门等，用VHDL语言来描述十分方便. 其源程序如下： library ieee; use iee.std_logic_1164.all; entity jbm is port(a,b: in bit; f1,f2,f3,f4,f5,f: out bit); end jbm; architecture a of jbm is begin f1=a and b; --构成与门 f2=a or b; --构成或门 f=not a; --构成非门 f3=a nand b; --构成与非门 f4=a nor b; --构成异或门 f5=not(a xor b); --构成异或非门即同门 end; 2 三态门 源程序如下： library ieee; use ieee.std_logic_1164.all; entity tri_s