Intel 微处理器教学课件（吉林大学）chapter 09.pptVIP

总线缓冲及锁存 在8086/8088微处理器能与存储器或I/O端口一起使用前，其多路复用总线必须分离 由于最大扇出为10，所以若系统超过10个器件，则必须经过缓冲 多路分离总线 存储器和I/O要求在整个读周期或写周期期间地址保持有效和稳定 计算机三种总线: (1) 地址总线 提供存储器地址或I/O端口号 (2) 数据总线 在系统中用于微处理器与存储器及I/O之间传输数据 (3) 控制总线 为存储器和I/O提供控制信号 多路分离 8088 两片74LS373透明锁存器来分离地址/数据总线AD7-AD0及地址/状态线A19/S6-A16/S3 ALE: 变为逻辑1时，将输入传送到输出。同时，使得锁存器记忆ALE变到逻辑0时的输入 多路分离 8086 8086系统多路复用引脚包括AD15-AD0, A19/S6-A16/S3和BHE/S7 多路复用结果: 20位地址总线（A19-A0及 /BHE）, 16位数据总线（ D15-D0）和控制总线（M/IO, /RD及/WR） 缓冲系统 最大负载是10 经过分离的引脚由74LS373锁存器缓冲 74LS244八缓冲器 74LS245 八双向总线缓冲器 完全缓冲的 8088 两片74LS244,一片74LS245和两片74LS373 完全缓冲的 8086 一片74LS244,两片74LS245和三片74LS373 总线时序 系统总线时序 8086/8088基本的读写时序 基本的总线操作 8086/8088三种总线 一般的时序 总线周期: 等于4个系统时钟周期(T状态) 若时钟以5 MHz的频率工作,则完成一个8086/8088总线周期需要800ns 8086/8088微处理器在它自己和存储器或I/O之间，以最大每秒1.25百万次的速率读或写数据 * * 第 9 章 8086/8088 硬件特性 介绍8086/8088每一个引脚的功能 了解微处理器的直流特性 利用时钟产生器芯片（8284A）为微处理器提供时钟 将缓冲器和锁存器与总线相连 解释时序图 介绍等待状态，并设计产生不同数目的等待状态所需的电路 说明最小模式操作与最大模式操作之间的差别 总线控制器8288 比较 二者均封装在40引脚的双列直插封装(DIP)中 8086是具有16位数据总线的16位微处理器(AD0-AD15),而8088是具有8位数据总线的16位微处理器 (AD0-AD7) 8086有一个M/IO引脚,而8088有一个IO/M引脚 电源要求 +5.0V电源电压，其允许偏差为±10% 直流特性 如果没有缓冲，则连接到输出引脚的任何类型的负载或负载组合不要超过10个 引脚功能 AD7-AD0:8086/8088地址/数据总线，构成地址/数据多路复用总线 AD15-AD8：8086地址/数据总线 ，构成了8086的高8位地址/数据多路复用总线 A15-A8：8088地址总线在整个总线周期内提供存储器高8位地址。 在“保持响应”期间，这些引脚为高阻抗状态 A19/S6-A16/S3: 多路复用地址/数据总线提供地址信号 A19-A16及状态位S6-S3 在“保持响应”期间，这些引脚为高阻抗状态 状态位S6一直保持逻辑0 状态位S5表示中断允许标志位(IF)的状态 S4和S3指示当前总线周期内被访问的段 /RD:读信号, 当它为逻辑0时，数据总线接收来自存储器或与系统相连的I/O设备的数据 在“保持响应”期间，该引脚为高阻抗状态 READY: 就绪输入信号，用于在微处理器时序中插入等待状态。若该引脚被置为逻辑0，则微处理器进入等待状态并保持空闲 INTR: 中断请求信号，用来申请一个硬件中断。当 IF= 1时,若INTR保持高电平，则8086/8088在当前指令执行完毕后就进入中断响应周期(INTA变为有效) /TEST:这是一个测试输入信号，用WAIT指令来测试 若/TEST 为逻辑0，则WAIT指令的功能相当于NOP空操作指令 若/TEST为逻辑1，则WAIT指令重复测试TEST引脚 该引脚大多与8087算术协处理器相连 NMI:非屏蔽中断输入信号，NMI中断不必检查IF标志位是否为1 中断输入使用中断向量2 RESET:复位 输入信号。若该引脚保持4个时钟周期以上的高电平，则导致微处理器复位 一旦8086或8088复位，则它从存储单元FFFF0H开始执行指令，并使IF标志位清零，禁止中断 CLK: 时钟引脚，为微处理器提供基本的定时信号 时钟信号占空比必须为33%(即时钟周期的1/3为高电平，而2/3为低电平) Vcc:电源输入提供+5.0V, ±10% GND:接地引脚接地 MN/MX:最小/最大模式引脚，为微处理器选择最小模式或最大模式工作方式 BHE/