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以 S-D Sharing 來改善 基本邏輯閘電路 效能之研究 Full-Custom Design Flow Full-Custom Design Full-Custom 軟體簡介 CMOS半導體製程概念 Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps Inverter Process Steps CMOS佈局設計概念 長元件的分離(Splitting Long Devices) 長元件的分離(Splitting Long Devices) 源極汲極共享(Source-Drain Sharing) 源極汲極共享(Source-Drain Sharing) N-well in P-Substrate二極體效應 (Well and Substrate Ties) N-well in P-Substrate二極體效應 (Well and Substrate Ties) 天線效應(The Antenna Effect) 天線效應(The Antenna Effect) CMOS半導體佈局轉換 Simplified CMOS Inverter Process Ｎ-Well Mask Active Mask Poly Mask Ｎ+ Select Mask Ｐ+ Select Mask Contact Mask Metal Mask Layout EDA軟體操作說明 A. CADENCE-opus (design framework II) 開啟 IO port 選擇視窗 設定 MOS 參數 Inverter 之 Schematic PMOS Illustration 加入 PLOY1 加入 DIFF 加入 PIMP NMOS Illustration VDD Illustration VSS Illustration 加入 NWELL 加入 METAL 1 E. CALIBRE - DRC 點選右邊選單設定「Rules」 點選右邊選單「Run DRC」 「Calibre – DRC RVE：XXX.drc.results」視窗 回到 layout 修改 E. CALIBRE - LVS 點選右邊選單設定「Rules」 點選右邊選單「Run LVS」 E. CALIBRE – PEX Run Hspice Ideal VS Real World 佈 局 poly 轉 換 poly 轉 換 後 之 波 型 比 較 S – D Sharing 轉換原理 S – D Sharing 轉換步驟 NAND 基本邏輯閘電路 NAND 佈局電路 NAND S – D Sharing 佈局電路 傳統佈局與 S – D Sharing 佈局比較波型 XOR 基本邏輯閘電路 XOR 佈局電路 XOR S – D Sharing 佈局電路 傳統佈局與 S – D Sharing 佈局比較波型 布林代數 轉換原理 布林代數 轉換步驟 XOR 利用布林代數轉換電路 XOR S – D Sharing 佈局電路 XOR 布林代數轉換佈局電路 S – D Sharing 與布林代數 轉換佈局比較波型 Half adder 基本邏輯閘電路 Half adder 佈局電路 利用 XOR 布林代數繪製 Half adder 佈局電路 傳統佈局與布林代數 轉換佈局比較波型 Full adder 基本邏輯閘電路 Full adder 佈局電路 利用 XOR 布林代數佈局繪製 Full adder 佈局電路 傳統佈局與 XOR 布林代數轉換佈局 比較波型 Full adder 布林代數 Co 轉換電路 Full adder布林代數 Co 轉換佈局電路 XOR 布林代數轉換與布林代數 Co 轉換佈局比較波型 點選右邊選單設定「Rules」 點選右邊選單設定「Output」 點選右邊選單「Run PEX」 PEX 萃取結果 .subckt PM_INV1%IN 5 7 8 c0 12 0 0.176961f c1 11 0 0.0864528f c2 9 0 0.0562695f c3 2 0 0.0452734f c4 1 0 0.0849921f c5 10 0 0.0610402f r6 12 5 31.8987 r7 9 12 31.8987 r8 11 8 17.7543 r9 9 11 17
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